SU711593A1 - Управл ющий процессор - Google Patents

Description

Устройство относитс  к вычислительной технике и может найти применение в системах автоматического регулировани  летательных аппаратов,

Известны и широко примен ютс  управл ющие процессоры,.имеющие в своем составе преобразователь напр жение-код, код-напр жекие

дл  приема аналоговых сигналов

от объекта и формировани  выходных

аналоговых сигналов процессоров {.

Недостатком известных устройств  вл етс  относительно низкое быстродействие .

Наиболее близким по технической сущности к предложенному изобретению  вл етс  управл ющий процессор, содержащий преобразователь кода в напр жение f цифровой вход которого подключен через цифровой запоминающий блок к первому выходу блока управлени , а вход опорного напр жени  .соединен с выходом коммутатора выходных сигналов, управл ющий вход которого подсоединен ко второму выходу блока управлени , одна группа входов коммутатора входных сигна-лов  вл етс  группой входов процесеооа а друга  группа входов подключена к группе выходов аналогового запоминающего блока и группе выходов процессора (2.

Недостатком такого управл ющего процессора  вл етс  то, что при вычислении алгоритма цифрового многомерного регул тора (1ШР) во-первых, необходимо записывать в пам ть вход0 ные переменные У,- (i-1,2. ,.. ,п) и управл ющие воздействи  IjCjr ,2,...,i), получаегФае в результате вычислений, так как они используютс  дл  вычислений в последующих тактах, во-вто-.

5 рых, при использовании управл ющего процессора в качестве ШР резко увеличиваетс  число пересыпок промежуточных результатов и, в-третьих, хранимые в пам ти значени  и

0

У

в каждом последующем такте

вычислений по схеме Горнера сдвигаетс  вправо на (h+Ы позиций, что равносильно изменению адресации, а это значительно усложн ет построе5 ние блока управлени . Таким образом, все три перечисленных недостатка в конечном итоге значительно уменьшают быстродействие управл ющего процессора . Цель изобретени  - повышение быстродействи  процессора. Поставленна  цель достигаетс  тем, что процессор содержит коммутатор аналоговых сигналов. Ч групп из ш накопительных сумматоров в каждой группе ,№ дополнительных комму таторов , Ч информационных входов каждого из которых соединены с выходом одного из накопительных сумматоров каждой группы, управл ющие входы дополнительных коммутаторов подключены к третьему выходу блока управлени , а их выходы подсоединены к соответствующим входам аналогового запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управл ющий и информационный входы которого соед нены соответственно fc четвертым выходом -блока управлени  и с выкодом .прео азовател  кода в напр жение. На чертеже приведена схема управл ющего процесссфа. Управл ющий процессор содержит коммутатор входных сигналов 1, преовразователь кода-напр хсение - 2 цифровой запоминающий блок 3, коммутатор аналоговых сигиалов 4, блок управлени  5, накопительные сумматоры б, дополнительные .коммутаторы 7, аналоговый запоминающий блок 8,объек управлени  9. Управл ющий процессор содержит щ еобразователь кода в напр жение 2 вход опорного напр жени  которого соединен с выходом коммутатора входных сигналов 1, Цифровой вход преобразовател  кода в напр жение 2 соединен с выходом цифрового запог/в иающе .го блока 3. Выход преобразова тел  кода в напр жевИ© 2 соедине со входом коммутатора аналоговых сиг налов 4. Выходы коммутатора аналого вых сигналов 4 соединены с соответствующими входами накопительных сумматоров ё, выходы которык в свою очередь соединены со входами  опо  нительных коммутаторов 7. Управл ющ процессор содержит также аналоговый запоминающий блок 8, входы которого соединены с выходами дополнительных ко№4утаторов 7, а выходы аналоговог запоминающего блока соединены с Объектом управлени  9 и со входами .коммутатора входных сигналов 1, Работа управл ющего процессора организуетс  блоком управлени  5, имеющим св зи с коммутатором аналоговых сигналов, с управл ющими вхо дами дополнительных коммутаторов 7, с коммутатором входных сигналов 1 и с цифровым запоминающим блоком 3. Работа управл ющего процессора организована следующим образом, N переменных 11 У|| с выхода объекта . управлени  и М управл ющих воздействий//и1/ с выхода управл ющего процессора Подаетс  на вход коммутатора входных сигналов 1, образу  множество входных переменных управл ющего процессора. Коммутатор входных сигналов 1 последовательно подключает входные переменные на аналоговый вход преобразоватбл  кода в напр жение 2 (вход опорного напр жени ), на цифровой вход преобразовател  кода в напр жение 2 подаютс  посто нные числа матрицы J(Ri р (з) 1143 цифрового запоминающего блока 3. В результате преобразовани  на выходе преобразовател  2 формируетс  величина, равна  произведению входной переменной и посто нной из цифрового запоминающего блока. Полученна  аналогова  величина посредством.коммутатора аналоговых сигналов 4 засылаетс , например, в первый накопительный сумматор первой группы сумматоров б, следующее частичное произведение той же входной переменной и следующей посто нной из цифрового запоминающего блока 3, засылаетс  во второй накопительный сумматор 6 первой группы сумматоров и т.д. Таким образом, при действии3 первой переменной На входе преобразовател  кода в напр жение 2, преобразователь формирует Mf частичных произведений с МЧ посто нными из цифрового запоминающего устройства и засылает их в МЧ накопительных сумматоров б. На этом завершаетс  первый малый вычислительный цикл, Следующий малый вычислительный цикл начинаетс  с по влением следующей входной переменной на выходе коммутатора входных сигналов 1, и вычислительный процессповтор етс . После того как процедура малого вычислительного цикла будет проведена со всеми входными переменными, что означает завершение большого вычислительного цикла, в одной из групп накопительных сумматоров 6, например в первой, формируетс  М управл ющих воздействий, которые с помощью дополнительных коммутаторов 7 подаютс  на входы аналогового запоминающего блока 8 и далее на управл ющие входы объекта 9 и на входы коммутатора входных сигналов 1. Следующий большой.вычислительный цикл начинаетс  подачей первой ВХОДНОЙ переменной на .аналоговый вход преобразовател  2, только распределение частичных произведений начинаетс  со 2-ой группы, Т.е.в об.щем случае со следующей За группой, в которой в предыдущем большом вычислительном цикле были сформированы управл ющие воздействи . Дл  синхронизации и управлени  работой управл емого процессора использован блок управлени  5, пред тавл ющий собой, например, микропрограммный автомат. Пример 1. В управл ющем процессоре вычисл ютс  алгоритмй ЦМР летательных аппаратов вида: 11-- ё lllb 11 1 Р 1||1и ) dгде II и матрица управл ющих воздействий или вход координат ЦМР на дан шаге К, размеров М х l|,jCK.-i)j| матрица входных коорд нат ЦМР на (К-1)-ом шаге, размером М х 1 ни И - матрица выходных коор динат ЦМР на (K-J) ш ге, размером М х 1 : - 1-та  матрица чисел, размером MXN; -j-та  матрица, чисел размером М х М; - количество используемых в алгоритме преды значений У (К-i); -количество используем в алгоритме предыду1аи значений и (K--f) г К - текущий шаг (такт); ,2, Дл  удобства реализации алгорит ЦМР на управл ющем процессоре к правой части алгоритма IIMP прибавл ем сумму произведений вида: 1|Р -«Ч11 и к-(%и)1|....Ч|11и1к-ч.. ™.||p ||j|piv 4,;||pc.0||. нулевые матрицы размером М х Тогда аглоритм ЦМР можно записать в виде: llUiKlUs llR P l||pt - l i-.:. tniKK-illl ,..,«,р,...рш }p(lc-i HuiK--j bli) pli) pU) JAM CK-i) ,lK-i) л (К-р Распишем алгоритм по текущим та там, начина  с нулевого момента вр мени. lluu i| l|T P imSlL iuTHi--ii.p iiiisii n raii 1R 11-|1R P -1||JJ VV,11. -Ih lliruSSIh-lh iai lluwMf-p,P 4i|pih. IIB;a-HI« . -4IIISr Как видно из последнего выражени  измеренные в момент времени K-i входные координаты и вычисленные в предыдущем такте управл ющие воздействи  используютс  в вычислительном процессе до (Ч )-го такта, входные переменные в момент времени К-2 и управл ющие воздействи , вычисленные в предьлдущем такте, используютс  до (V.-t--{ )-го такта .и т,д. Таким образом вычислительный процесс, в управлении процессора может быть организован так, что при поступлении на вход управл ющего процессора первой входной переменной, например, У (0) можно сформировать М частичных произведений У (о) с элементами 1-го столбца матрицы ptflПолученные частичные произведени  засылаютс  в первую группу М накопительных сумматоров ь, частичг ые произведени  с элементами первого столбца матрицы IIRi, . засылаютс  во вторую группу накопительных сумматоров 6 и т.д. Частичные произведени  с элементами первого столбца матрицьт 1К р | засылаютс  в 4 -ю группу М накопительных сумматоров б и на этом завершаетс  малый вычислительный цикл. На вход управл ющего процессора поступает втора  входна  переменна  y,j (0), котора  участвует в формировании частичных произведений йо вторыми столбцами выше перечисленных матриц. Расгчэеделение произведений по группам накопительных сумматоров б происходит в той же последовательности, что и в предыдущем вычислительном цикле. В накопительных су маторах Ь осуществл етс  процесс суммировани  частичных произведений, полученных в малых вычислительных циклах. Подобна  вычислительна  процедура проводитс  со всеми входными переменными и после завершени  малого вычислительного цикла с последней переменной У (0) заканчиваетс  большой вычислительный цикл, в результате которой в 1-й группе М накопительных суматоров сформированы М управл ющих оздействий, которые вывод тс  на ыход управл ющего процессора и даее на управл ющие входы.объекта. Следующий большой вычислительный цикл начинаетс  с подачи на вход

Claims (1)

1. Формула изобретения

   Управляющий процессор, содержащий преобразователь кода в напряжение, цифровой вход которого подключен 3Q через цифровой запоминающий блок к первому выходу блока управления, а вход опорного напряжения соединен с выходом коммутатора входных сигналов, управляющий вход которого подсоединен ко второму выходу блока управления, одна группа входов коммутатора-, входных сигналов является группой входов процессора, а другая группа входов подключена к группе выходов аналогового запоминающего блока и -группе выходов процессора, о т л и ч а тощи Й- с я тем, что, с целью повышения быстродействия процессора, он содержит коммутатор аналоговых сигналов, групп из щ накопительных сумматоров в каждой группе м дополнительных коммутаторов, информационных входов каждого из которых соединены с выходом одного из. накопительных сумматоров каждой группы, управляющие входы дополнительных коммутаторов— подключены к третьему выходу блока управления, а их выходы подсоединены к. соответствующим входам аналогового запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управляющий и информационный входы которого соединены соответственно с четвертым выходом блока управления и с выходом преобразователя кода в напряжение.