Предложение относитс к области пострюени устройств вычислительной техники и дискретной автоматики на потенциальных логических элементах, . преимущественно в микроэлектронном исполнении . Известен реверсивный счетчик, кажды разр д которого, кроме первого, содержи триггер пам ти на двух элементах И-НЕ и два коммутационных триггера, каждый из которых содержит один элемент И-НЕ в единичном плече и два элемента И-НЕ в нулевом плече, причем выходы нулевого плеча первого коммутационного три rfpa соединены с единичными входами триггера пам ти, выходы нулевого плеча второго коммуташюнного триггера соединены с нулевыми входами триггера пам ти , выход единичного плеча первог-о коммутационного триггера соединен с единичным входом второго коммутационного триггера, выходы первого и второго элементов И-НЕ нулевого плеча вто- рого коммута1шонного триггера соединены с входами соответственно первого и второго элементов И-ИВ нулевого плеча первого коммутационного триггера, дополнителыЕые входы первых элементов И-НЕ нулевых плеч коммутационных триггеров соединены с единичным выходом триггера пам ти предыдущего разр да, управл ющие входы элементов И-НЕ нулевых плеч коммутационных триггеров соединены с шиной вычитани , дополнительные входы вторых элементов И-НЕ нулевых плеч коммутационных триггеров соединены с нулевым выходом триггера пам ти предыдущего разр да, а управл ющие входы этих логических элементов соединены с шиной сложени , дополнительный вход единкчнсчо плеча первого коммутационного триггера соешшен с ед 1ничным выходом триггера пам ти данного разр да, першлй разр д реверсивного счетчика содержит счетный триггер, вход которого соединен с входом реверсивного счетчика , 3 Недостатком илшрсти.го ренорсиыюго счетчика вл етс относительно низка достоверность функииоинроваш1 , т.к. при реверсе счетчика возможизл сбои. Целью изобретени вл етс повышен достоверности функ1шонироБани . Это достигаетс тем, что в известный ревер сивный счетчик, в кажд1лй разр д, кроме первого, дополнительно введешь два вспомогательных элемента И-НЕ, выход первого вспомогательного элемента И-НЕ соединен с дoпo шитeльтlым входом елкничпого плеча первого коммутационного триггера данного разр да, выход второго вспомогательного элемента И-НЕ соединен с дополнительными входа ми единичного плеча второго коммутахш ного триггера и нулевых плеч первого коммутационного триггера того же раэр да , nepBiite входы первого и второго вспомогательных элементов И--1Ш данно разр да соединены соответственно с нулевым и единичным выходами триггера пам ти данного разр да, а вторые входы всех вспомогательных элементов И-НЕ соединены с управл ющей шиной. Структурна схема реверсивного счет чика показана на чертеже. Реверсивный счетчик,каждый разр д 1 которого, кром первого 2, содержит триггер 3 пам ти на двух элементах 4 и 5 И-riE н два коммутационных триггера 6 и 7, кажды из которых содержит один элемент соответственно 8 и 9 И-НЕ в единичном плече и два элемента 10, 11 и 12, 13 И-НЕ в нулевом плече, причем В1,ход1л нулевого плеча первого коммутационно1Х триггера 6 соединены с единич)ыми ахо дами триггера 3 пам ти, выходы нулево го плеча второго коммута1шонного триггера 7 соедине1Пз1 с нулевыми входами триггера 3 пам ти, единичного пл ча первого коммуташ1онного триггера 6 соединен с единичным входом второго коммутационного триггера 7, вььходы первого 12 и второго 13 элементов И-НЕ нулевого плеча второго коммутацио ного триггера 7 соединены с входами соответственно первого 10 и второго 11 элементов И-НЕ нулевого плеча первого коммутационного триггера О, дополнительные входы первых элементов И-НЕ 10 и 12 нулевых плеч коммутационных триггеров О и 7 соединены с еданичным вьрсодом триггера 3 пам т предыдущего разр да, управл ющие ксоды первых элементов 1C) и 12 H-liE нулевых плеч KOMMyTainioitm.ix триггоG . ров G и 7 соештетл с шиной 14 вычитани , дополнительные вхошл вторых элементов 11 и 13 И-НЕ нулевых плеч коммута1шотпз1х триггеров G и 7 соединены с нулевым выходом триггера 3 пам ти пред1)Д 1цего разр да, а управл,тю-шие входы этих логических элементов соед15нены с шиной 15 сложени , дополнительный вход единичного плеча первого коммутационного триггера 6 соединен с еш{ничшлм выходом триггера 3 пам ти данного разр да, первый разр д 2реверсивного счетчика содержит счетный триггер, вход которого соединен с входом 1G реверсивного счетчика, выход первого вспомогательного элемента 17 И-НЕ каждого разр да соединен с дополнительным входом единичного плеча первого коммутационного триггера 6 данного разр да, выход второго вспомогательного элемента 1Ь И-НЕ соединен с допол1штельными входами; единичного плеча второго коммуташюнного триггера 7 и нулевых плеч первого коммутационного триггера 6 того же разр да, первые входь первого и второго вспомогательных элементов 17 и 18 И-НЕ данного разр да соединены соответственно с нулевым и единичным выходами триггера 3пам ти данног о разр да, а вторые входы всех вспомог ательпых элементов И-НЕ соединены с упрашд юшей шиной 19. Реверсивный счетчик работает следующим образом. Из исходного нулевого состош1И два первых разр да счетчика перекллочаютс под воздействием импульсов , поступающих на вход 16, Пусть переход от режима сложени к режиму вычитани должен произойти после того, как первые два разр да достигли состо ни 11, которое вл етс наиболее не- благопри тш.1;м с точки зрени возможности возникновени сбо . В t.-soMeHT, предшествующий изменению сигна-юв, по шииам 14 и 15 на управл ющую шину 19 поступает логическа единица. Поскольку второй разр д находитс в единичном состо нии, то л- гический ноль по витс только на выходе вспомогательного элемента 17. Этот логический ноль вызовет по вление логинеско единишл на выходе элемента 8 первого коммутационного триггера 6 и затем лоп-пеского нул на выходе элемента 9 второт о коммутационного триггера 7. При изменепни сигналов на щинах 14 и 15, на в1-1ходе элемента 10 первого коммутаThe proposal relates to the field of posting computing equipment and discrete automation devices on potential logic elements,. mainly in microelectronic performance. A reversible counter is known, each bit of which, except for the first one, contains a memory trigger on two AND-NOT elements and two switching triggers, each of which contains one AND-NOT element in a unit shoulder and two AND-NOT elements in a zero shoulder, and the outputs of the zero arm of the first switching three rfpa are connected to the single inputs of the memory trigger, the outputs of the zero shoulder of the second commutation trigger are connected to the zero inputs of the memory trigger, the output of the single arm of the first switching switching trigger is connected to the single input of volts of the first and second elements of the IS of the zero arm of the second switch of the sill trigger are connected to the inputs of the first and second elements of the zero arm of the first switch of the first switch, respectively; the additional inputs of the first elements of the IS of the zero shoulders of the switching trigger are connected to the common the previous trigger memory trigger output, the control inputs of the AND-NOT elements of the zero arms of the switching triggers are connected to the subtraction bus, the additional inputs of the second AND-NOT zero elements The switching arms of the switching triggers are connected to the zero output of the previous memory trigger, and the control inputs of these logic elements are connected to the addition bus; the counter contains a counting trigger, the input of which is connected to the input of the reversible counter, 3 The disadvantage of the meter of the renorcion counter is the relatively low reliability of the function and its error 1, since when reversing the counter possible failures. The aim of the invention is to improve the reliability of the function of the gun. This is achieved by the fact that in a known reversible counter, in each digit, except for the first one, you will additionally enter two auxiliary elements AND-NOT, the output of the first auxiliary element AND-NOT is connected to the secondary terminal of the first switching trigger of this bit, the output The second auxiliary element is NOT connected to the additional inputs of the unit arm of the second switching trigger and zero arms of the first switching trigger of the same pattern, nepBiite the inputs of the first and second auxiliary elements And comrade - 1SH danno discharge connected respectively to zero and unit outputs a trigger memory of discharge, and the second inputs of all auxiliary AND-NO elements are connected to the control bus. The block diagram of the reversible counter is shown in the drawing. A reversible counter, each bit of which 1, the chrome of the first 2, contains a trigger 3 memory on two elements 4 and 5 AND-riE and two switching triggers 6 and 7, each of which contains one element respectively 8 and 9 AND-NOT in a single the shoulder and two elements 10, 11 and 12, 13 AND-NOT in the zero shoulder, with B1, the stroke of the zero shoulder of the first switching trigger 6 are connected to one trigger of memory 3, the outputs of the zero shoulder of the second switching trigger 7 connect 1Pz1 zero inputs of the trigger 3 of the memory, the unit PL of the first commutator trigger 6 is connected to the single input of the second switching trigger 7, the inputs of the first 12 and second 13 elements AND-NOT of the zero arm of the second switching trigger 7 are connected to the inputs of the first 10 and second 11, respectively, AND-NOT of the zero shoulder of the first switching trigger O, and The AND-NE elements of 10 and 12 zero arms of switching triggers O and 7 are connected to the single trigger of the 3 memory of the previous bit, the control codes of the first elements 1C) and 12 H-liE zero arms of KOMMyTainioitm.ix trigg. Ditch G and 7 soehstetl with subtraction bus 14, the additional inputs of the second elements 11 and 13 of the IS of the zero arms of the switchboard 1 of the G and 7 flip-flops are connected to the zero output of the trigger 3 memory pre1) D 1x bits, and the control, the bumper inputs of these logic elements connected to the bus 15 of the add, the additional input of the unit arm of the first switching trigger 6 is connected to the external {nick output of the trigger 3 of the memory of this bit, the first discharge of the 2 reversing counter contains a counting trigger, the input of which is connected to the input 1G of the reversing counter, the output of the first th auxiliary cell 17 AND-NO element of each bit is connected to an additional input of the first switching unit latch shoulder 6 of the discharge, the second auxiliary output 1b AND-NO element is connected to the inputs dopol1shtelnymi; unit shoulder of the second commutator trigger 7 and zero shoulders of the first switching trigger 6 of the same bit, the first inputs of the first and second auxiliary elements 17 and 18 AND-NOT of this bit are connected respectively with the zero and single outputs of the trigger 3 memory of this bit, and the second inputs of all the auxiliary components are NOT connected to the core 19 bus. The up / down counter works as follows. From the initial zero state, the first two bits of the counter are switched due to the pulses input to input 16. Let the transition from the add mode to the subtract mode should occur after the first two bits have reached state 11, which is the worst .1; m in terms of the possibility of a failure. In t.-soMeHT, preceding the change of the signaling, a logical unit enters the control bus 19 via widths 14 and 15. Since the second bit is in a single state, the logical zero only occurs at the output of the auxiliary element 17. This logical zero will cause a logical unity at the output of the element 8 of the first switching trigger 6 and then a loop-zero on the output of the element 9 Secondary about the switching trigger 7. When changing the signals on the women 14 and 15, on the 1-1 input of the element 10 of the first switch