SU694862A1 - Устройство дл передачи управлени подпрограммам - Google Patents
Устройство дл передачи управлени подпрограммамInfo
- Publication number
- SU694862A1 SU694862A1 SU772483504A SU2483504A SU694862A1 SU 694862 A1 SU694862 A1 SU 694862A1 SU 772483504 A SU772483504 A SU 772483504A SU 2483504 A SU2483504 A SU 2483504A SU 694862 A1 SU694862 A1 SU 694862A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- input
- register
- output
- comparison circuit
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть использовано в устройствах управлени ЦВМ.
Известно устройство дл передачи управлени подпрограммам 1, содерл ащее буфер , блок управлени , блок пам ти подпрограмм , блоки определени величин разностей и фиксации разностей, блоки пам тей переменных данных, посто нных данных , формировани реального времени.
Недостаток устройства состоит в том, что оно требует значительных затрат оборудовани .
Наиболее близко к изобретению по технической сущности и достигаемому результату устройство дл передачи управлени подпрограммам 2, содержащее регистры начального и конечного адреса, адреса команды перехода, две группы элементов И, счетчик номера команды, две схемы сравнени , переключатель режимов и блок пам ти .
Недостатком устройства вл етс большой объем оборудовани , затрачиваемого, на реализацию регистра, второй группы элементов И, счетчика и блока пам ти.
Цель изобретени - сокращение оборудовани .
Поставленна цель достигаетс тем, что в устройство, содержащее первый регистр.
выход которого соединен с первым входом первой схемы сравнени , второй регистр, выход которого подключен к первому входу второй схемы сравнени , элемент И, первый вход которого св зан с выходом первой схемы сравнени , переключатель режимов , введен блок формировани сигналов прерывани и останова, выполненный в виде триггера и двух коммутирующих элементов И. ,
Второй вход и выход элемента И соединены соответственно с выходом второй схемы сравнени и с входом триггера, выходом подключенного к первым входам коммутирующих элементов И, вторые входы которых соединены с соответствующими выходами переключател режимов. Вторые входы первой и второй схем сравнени вл ютс входами-устройства, а выходы коммутирующих элементов И - выходами устройства .
Структзфна схема устройства представлена на чертеже.
Устройство содержит регистр I, схему 2 сравнени , элемент И 3, регистр 4, схему 5 сравнени , переключатель 6 режимов, блок 7 формировани сигналов прерывани и останова, содержащий триггер 8 и коммутирующие элементы И 9, 10. Позици ми 11, 12 обозначены входы устройства, позици ми 13, 14-выходы.
Работает устройство следующим образом .
В регистре 4 задаетс код, определ ющий функциональное назначение адреса, по которому идет обращение к пам ти н который присутствует на входе И. Этот адрес может быть адресом команды (АК), адресом числа (АЧ), .адресом абонента (ААб), имеющего в пам ти свой массив, и т. п.
В регистре 4 может задаватьс признак выхода на определенный режим или по одному из признаков j(A4, или АК, или ААб) или по сочетанию данных признаков.
При выполнении программы в устройстве управлени ЦВМ в момент обращени к пам ти формируетс адрес (АК., АЧ или ААб), который поступает по входу 12 в схему 5 сравнени дл проверки признака адреса . При совпадении заданного признака адреса в регистре 4 и полученного из ус-. тройства управлени по входу 12 признака адреса схема 5 сравнени формирует на выходе разрешающий сигнал, который поступает на элемент ИЗ.
На регистре 1 задаетс адрес перехода, т. е. адрес чейки пам ти, при обращении к которой ЦВМ должна выйти на один из режимов, указанных переключателем 6.
При выполнении программы на входе 11 при обращении к пам ти присутствует адрес чейки пам ти. При совпадении адресов , присутствующих на входе 11 и в регистре 1, схема 2 сравнени формирует разрешающий сигнал на первый вход элемента ИЗ..
Если имеетс решающий сигнал на втором входе элемента И 3, в бок 7 на вход триггера 8 из элемента И 3 поступает сигнал разрешени выхода на режим. В зависимости от того, на каком из выходов переключател 6 режимов по вл етс сигнал.
элементы И 9, 10 формируют либо сигнал прерывани - на выходе 13, или сигнал останова- на выходе 14.
Таким образом, изобретение по сравнению с известным устройством позвол ет сократить количество оборудовани за счет исключени регистра начального адреса подпрограммы, счетчика номера команды и блока пам ти, а также может осуществл ть , кроме передачи управлени и останов ЦВМ. по признакам адреса.
Claims (2)
1.Авторское свидетельство СССР № 506855, кл. G 06F 9/18, 1976.
2.Авторское свидетельство СССР № 477411, кл. G 06F 9/18, 1975 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772483504A SU694862A1 (ru) | 1977-04-28 | 1977-04-28 | Устройство дл передачи управлени подпрограммам |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772483504A SU694862A1 (ru) | 1977-04-28 | 1977-04-28 | Устройство дл передачи управлени подпрограммам |
Publications (1)
Publication Number | Publication Date |
---|---|
SU694862A1 true SU694862A1 (ru) | 1979-10-30 |
Family
ID=20707962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772483504A SU694862A1 (ru) | 1977-04-28 | 1977-04-28 | Устройство дл передачи управлени подпрограммам |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU694862A1 (ru) |
-
1977
- 1977-04-28 SU SU772483504A patent/SU694862A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3760369A (en) | Distributed microprogram control in an information handling system | |
US3303477A (en) | Apparatus for forming effective memory addresses | |
JPH08305585A (ja) | 割込制御装置 | |
SU694862A1 (ru) | Устройство дл передачи управлени подпрограммам | |
US4491911A (en) | Data processing system with improved address translation facility | |
Lavington | Manchester computer architectures, 1948-75 | |
SU750471A1 (ru) | Устройство дл управлени обменом | |
SU947861A1 (ru) | Микропрограммное устройство управлени | |
JPS57113144A (en) | Stored program computer | |
SU654948A2 (ru) | Цифрова электронна вычислительна машина последовательного действи | |
SU955062A1 (ru) | Устройство дл формировани адреса команды | |
JPS54108539A (en) | Virtual memory control system of information processor | |
SU547768A1 (ru) | Устройство дл формировани адресов | |
SU557365A1 (ru) | Устройство дл коррекции базовых регистров | |
SU561966A1 (ru) | Вычислительна система дл обработки чисел и многомерных векторов | |
SU822186A1 (ru) | Устройство дл микропрограммногоупРАВлЕНи | |
SU481894A1 (ru) | Устройство дл ввода информации | |
RU2113010C1 (ru) | Многопроцессорная векторная эвм | |
SU987624A1 (ru) | Устройство дл модификации адресов при отладке программ | |
SU560228A1 (ru) | Устройство дл передачи информации из основной пам ти в каналы ввода-вывода | |
SU1128253A1 (ru) | Устройство дл формировани адресов регистровой пам ти | |
SU736082A1 (ru) | Устройство дл ввода информации | |
SU842790A1 (ru) | Устройство дл сравнени чисел | |
SU771665A1 (ru) | Устройство дл сравнени чисел | |
SU593211A1 (ru) | Цифровое вычислительное устройство |