Claims (2)
Изобретение относитс к импульсной тех и ке. Известно устройство частотного преобразовани сигналов, содержащее синхронизатор частоты , умножители частоты, реверсивный счетчик регул тор, сглаживающее устройство, синхронизатор линейного изменени , счетчик ступенчатого снижени , счетчик ступет атого повыйюнй , схема сравнени , синхронизатор ухода ( Недостатком данного устройства вл етсй его сложность.;г :::: : Наиболее близким по технической сущности к данному изобретению вл етс устройство дл частотного преобразовани импульсных сигналов, содержащее блок выделени периода сигнала, даа счетчика импульсов, выходы которых поразр дно соединены со входами блока сравнени кодов , выход которого соединен с одним входом управл емого ключа и входом двухканального распределител , выходы которого соедайены с двум входами квантовател сигнала, вь1ход которого через выходной каскад подключен к выходной шине, и ключ, один вход соединен со §ходом первого счетчика импульсов. дополнительные выходы которого соединены сб вторым и третьим входом управл емого ключа, второй вход ключа соединен с выходом блока сравнени кодов и одним входом второго счетчика , второй вход которого соединен с выходом ключа 12. Недостатком данного устройства вл етс недостаточный частотный диапазон. Цель изобретени - расширение частотного диапазона. Поставленна цель достигаетс тем, что в устройство частотного преоб{5азовани сигналов, содержащее блок выделени сигнала, два счетчика Импульсов, выходы- которых поразр дно соединены со входами блока сравнени кодов, выход которого соединен с одним входом управл емого ключа и входом двухканального распределител , выходы которого соединены с двум входами квантовател сигнала , выход которого через выходной каскад подключен к выходной шине, и ключ, один вход которого соединен со входом первого счетчика йМпульсов, д6поШ1 ёльныё выходы которого соединены со вторым и третьим входом управл емого ключа, второй вход ключа соединен с выходом блока сравнени кодов и одним входом второго счетчика, второй вход которою соединен с выходом ключа, введены масштабный блок,блок сравнени , сумматор, блок дифферейцировани , двухполупериодный выпр митель, блок дискретной задержки .запускающих импульсов и делитель частоты, включенный между входом первого счетчика импульсов и выходом блока дискретной задержки запускающих им- пульсов, один вход которого соединен с выходом блока 1ЩёМШ1Я ngpWo a ItpyrMfe вхьды соединены с выходами управл емого клю ча, причем вход масштабного блока соединен с входной шиной, один его выход подключен к дополйительному входу квантовател сигнала, вто|рой выход соединен со входом блока вьщеПений периода сигнала, а третий выход подключен ко входу блока сравнени , выходы которого адрез последовательно включенные сумматор, блок дифференцировани и двухполупериодный в шр митель соединен с третьим входом ключа, кроме того, блок дискретной задержки запускаШ ук импульсов содержит последовательно вклю ченные двусторонний ограничитель и дифференциругоа ий элемййт, выход которого соединен со входом одаого ключа непосредственно, а другого через инвертйр, причем выходы ключей соединены со входами; логического элемента ИЛИ. Структурна электрическа схема описываемого устройства приведена на фит. }. На фиг. 2 приведена структурна схема 6JioKa дискретной задержки запускающих импульсов. Описываемое устройство содержит (фиг. 1) масштабный блок 1, блоквьщелеш периода сигнала 2, ключ 3, счетчики импульсов 4 и 5, блок сравнени кодов 6, двухканальный распределитель 7, квантователь сигнала 8, выходной каскад 9, блок сравнени 10, состо щий из вычитател 11, ийочника эталонных напр жений 12 и блока пороговых элементов 13, сумматор 14, блок дифференцировани 15, двухполуперио ный выпр митель 16, блок дискретной задержки запускающих импульсов 17, делитель частоты 18 управл емый ключ 19. Входной сигнал подай на входную шину 20. Выходной сигнал снимаетс с ишны 21. Блок дискретной задержки запускающих импульсов (фиг. 2) содержит двухсторонний ограничитель 22, дифференцирующий элемент 23, инвертор 24, ключи 25 и 26 и логический элемент ИЛИ 27. Принцип работы устройства заключаетс в следующем. Исходный сигнал f(t) через входную щину 20 и масщтабный блок 1 поступает на сигнальные входы блока сравнени 10, блока 2 выделени периода и квантователь сишала 8. Выходные напр жени источника эталонных напр жений 12 подведены к соответствующим входам вычислител 11. При этом каждый выход вычитател 11 соединён со входом соответствующего порогового элемента (на чертеже не показаны) блока пороговых элементов 13. При поступлении на вход блока сравнени 10 исходного сигнала в какие-то моменты вреМёни на выходах соответствующих пороговых элементов блока пороговых элементов 13 по в л ютс перепады напр жений, которые после суммировани в сумматоре 14, дифференцировани и двухполупериодного выпр млени поступают в виде импульсов на вход ключа 3. Со второго выхода масштабного блока 1 исходный сигнал через блок 1 выделени периода сигнала, блок дискретной задержки запускаюших импульсов 17 и делитель частоты 18 поступает в виде импульсов на вход счетчика импульсов 4 и второй вход ключа 3. С третьего выхода масштабного блока 1 сигнал f (t) noctynaeT непосредственно на третий вход квантовател сигнала 8. Врем задержки т в блоке дискретной задержки запускающих импульсов 17 измен етс с течением времени по закону , С-- тде Гуд - приращение задержки, определ емое из равенства о - ЙГГГ Интервал повторени Т исходного сигнала f(t) И интервал повторени То преобразованного сигнала f (t) св заны выражением То (NTVI + 1) Т. где М - коэффициент делени частоты делител частоты 18; N - число отсчетов на интервале повторени Т.. Будем считать, что счетчики 4 и 5 наход тс в нулевых положени х. Тогда с приходом на вхОд счетчика 4 первого импульса с выхода делител частоты 18 в нем установитс единица. Одновременно с этим откроетс ключ 3 и разрешит прохождение импульсов с выхода двухполупериодного выпр мител 16 на вход счетчика 5. При поступлении на вход счетчика 5 первого импульса в нем установитс единица. Вследствие равенства кодов счетчика 4 и счегшка 5 на выходе блока сравнени кодов 6 по витс импульс, который закроет ключ 3, сбросит На нуль счетчик 5, поступит на вход управл емого ключа 19 и, пройд через двухканалъный распределитель 7, изменит режим квантовател сигнала 8. В результате этого на его выходе по витс напр жение, величина которо ,го пропорциональна значению исходного сигна56 ла в момент изменени его режима. Уто щпр жение через выходной каскад 9 поступит йа ЙЫходаую цшну устройства. С приходом на вход счетчика 4 второго импульса с выхода делител 18 в нем установйт1& втора единица. Одновременно с этим откроетс ключ 3 и на вход счетчика 5 снова будут поступать с выхода двухполупериодного выпр мител 16 импульсы, которые будут устанавливать в нем единицы. Как только код счетчика § станет равным коду счетчика 4 на выходе блока сравнени кодов 6 по витс импульс, который закроет ключ 3, сбросит на нуль счетчик 5, поступит на вход управл емого ключа 19 и, пройд через двухканальный распределитель 7, изменит режим квантовател сигнала 8. В резупьтате этого на его выходе по витс новое нйрйжение , величина которого будет пропорциоййлша значению сигнала в момент изменени его режима , которое через выходной каскад 9 поступит на выходную ujHHy устройства. С приходом на вход счетчика 4 1-го импульса с выхода делител частоты 18 в нем установитс р-на единица. Одновременно с этим с -го разр да счетчика 4 поступит импульс на управл емый ключ 19, откроетс ключ 3 и на вход счетчика 5 станут поступать с выхода двух полупериодного выпр мител 16 импульсы, которые будут устанавливать в нем кодовй1е единицы . Как только код счетчика 5 совпадает с кодом счетчика 4 на выходе блока сравнени кодов 6 по витс импульс, который закроет ключ 3, сбросит на нуль счетчика 5, пройдет через управл емый ключ 19 и установит задержку TJQ в блоке дискретной задержки запускающих импульсов 17 и, пройд через двухканальный распределитель 7, изменит режим квантовател сигналов 8, В результате на его выходе по витс новое напр жение, величина которого будет пропорциональна значению сигнала f(t) в момент изменени его режима. Это напр жение через выходной каскад 9 поступит на выходную цшну устройства. Так как при приходе на вход счетчика 4 f-ro импульса все его разр ды заполн ютс единицами , а в блоке дискретной задержкй запускающих импульсов 17 установилось запаэдавание , равное То-о , и, следовательно, импульсы на выходе делител частоты теперь будУт пой§п тьс с запаздыванием на врем г, , то новый цикл работы счетчика 4, а следовательно, к ключа 3, счетчика 5, блока сравнени КЪдов 6 двухканалъного распределител 7 и квантрвател сигнала 8 начнетс только спуст иитервал rip и будет повтор ть, описанный выше. Работу блока дискретной задержки запускающих импульсов, приведенного на фиг. 2, рассмотрим на примере преобразовани частоты синусоидальных сигналпв. Поступающие с выхода блока 2 вьщелени периода сигнала на вход блока дискретной задержки зайускающйХ импульсов 17 синусоидальные колебани ограничиваютс двусторонним ограничителем 22 и дифферешшруютс . При открытом ключе 25 импульсы положительной (или отрицательной) пол рности с выхода дифференцирующего элейента 23 проход т через ключ 25 и логический элемент ИЛИ 27 на вход делител 18 частоты. При от крытом к:лючё 26 импульсъ отрицательной (или положительной) пол рности с выхода дифференцирующего элемента 23 проход т через инвертор 24, ключ 26 и логический элемент 27 на вход делител 18 частоты. Режимы работы ключей 25 и 26 управл ютс импульсами, поступающими с выхода управл емого ключа 19. Формула изобретени 1. Устройство дл частотного преобразовани импульсных сигналов, содержащее блок выделени периода сигнала, два счетчика импульсов , выходы которых поразр дао соединены со входами блока сравнени кодов, выход которого соединен с одним входом управл емого ключа и входом двухканального распределител , выходы которого соединены с двум входами квантовател сигнала, выход которого через выходной каскад подключен к выходной шине, и ключ, один вход которого соединен со входом первого счетчика импульсов, дополнительные выходы которого соединены со вторым и третьим входом управл емого ключа, второй вход ключа соединен-с выходом блока сравнени кодов и одним входом второго счетчика, второй вход которого соединён с выходом ключа . Отличающеес тем, что, с целью расширени частотного диапазона, в него введены масштабный блок, блок сравнени , сумматор , блок дифферен 1ИрЪвани , двухполупериодный выпр митель, блок дискретной задержки запускающих импульсов и делитель частоты, включённый между входом первого счетчика импульсов и выходом блока дискретной задержки запускающих импульсов, один вход которого соединен с выходом блока выделени периода сигнала, а другие входы соединены с выходами управл емого ключа, причем вход масштабного блока соединен с вхбдной шиной, один его выход подключен к дополнительному входу квантовател ёИгнала, второй выход соединён со входом блока выделени периода сигаала , а третий выход подключен ко входу блокаThis invention relates to a pulsed one and a ke. A device for frequency conversion of signals is known, comprising a frequency synchronizer, frequency multipliers, a reversible counter controller, a smoothing device, a ramp synchronizer, a step down counter, a step counter, a comparison circuit, a care synchronizer (The disadvantage of this device is its complexity.; ::::: The closest in technical essence to the present invention is a device for frequency conversion of pulse signals comprising a period extraction unit a pulse counter, the outputs of which are bitwise connected to the inputs of the code comparison unit, the output of which is connected to one input of a controllable key and the input of a two-channel distributor, whose outputs are connected to two inputs of a signal quantizer, whose output is connected to the output bus through the output stage, and a key, one input connected to the input of the first pulse counter. The additional outputs of which are connected by a second and third input of the controlled key, the second input of the key is connected to the output of the comparison unit There is one additional input and a second counter, the second input of which is connected to the output of the key 12. The disadvantage of this device is the insufficient frequency range. The purpose of the invention is to expand the frequency range. This goal is achieved by the fact that in a frequency conversion device (5 signals), containing a signal extraction unit, two impulse counters, the outputs of which are bit-wise connected to the inputs of the code comparison unit, the output of which is connected to one input of the controlled key and the input of the two-channel distributor, outputs which is connected to two inputs of the signal quantizer, the output of which is connected to the output bus through the output stage, and a key, one input of which is connected to the input of the first counter pulses, d6poch1 which is connected to the second and third input of the controlled key, the second key input is connected to the output of the code comparison unit and one input of the second counter, the second input of which is connected to the key output, a scale unit, a comparison unit, an adder, a differentiation unit, a full-wave rectifier, discrete delay block. triggering pulses and a frequency divider connected between the input of the first pulse counter and the output of the discrete delay block of trigger pulses, one input of which is connected to the output of the 1SCh block MSNI ngpWo a ItpyrMfe is connected to the outputs of the controllable key, the input of the scale unit is connected to the input bus, one of its output is connected to the additional input of the signal quantizer, the second output is connected to the input of the longer period signal, and the third output is connected to the input comparator unit, the outputs of which the adres is a series-connected adder, a differentiation unit and a full-wavelength converter are connected to the third key input; in addition, the discrete start-up delay block contains impulses Clue chennye sided limiter and differentsirugoa s elemyyt whose output is connected to the input key odaogo directly and the other through invertyr, wherein the key outputs connected to the inputs; logical element OR. The structural electrical circuit of the described device is shown on the fit. }. FIG. 2 shows the 6JioKa block diagram of a discrete delay of trigger pulses. The described device contains (Fig. 1) a scale unit 1, a block of the signal period 2, a key 3, pulse counters 4 and 5, a code comparison block 6, a two-channel distributor 7, a signal quantizer 8, an output stage 9, a comparison block 10 consisting of subtractor 11, reference source voltage source 12 and threshold element block 13, adder 14, differentiation unit 15, two-phase rectifier 16, discrete delay trigger block 17, frequency divider 18 controllable key 19. Input signal to input bus 20. Output signal 21. ishny with a discrete unit delay trigger pulse (FIG. 2) comprises a double-sided limiter 22, a differentiating part 23, an inverter 24, the keys 25 and 26 and an OR gate 27. The operation principle of the device is as follows. The source signal f (t) through the input busbar 20 and the main control unit 1 is fed to the signal inputs of the comparison unit 10, the period extracting unit 2 and the quantizer is 8. The output voltages of the source of the reference voltages 12 are supplied to the corresponding inputs of the calculator 11. Each output subtractor 11 is connected to the input of the corresponding threshold element (not shown in the drawing) of the block of threshold elements 13. When the input signal of the comparison unit 10 of the initial signal arrives at some points in time at the outputs of the corresponding threshold elements the block of threshold elements 13 voltage drops occur, which, after summation in adder 14, differentiation and full-wave rectification, arrive in the form of pulses at the input of key 3. From the second output of scale unit 1, the original signal through block 1 for extracting the signal period, block discrete delays of triggering pulses 17 and frequency divider 18 comes in the form of pulses to the input of pulse counter 4 and the second input of key 3. From the third output of the scale unit 1, the signal f (t) noctynaeT is directly to the third input of the signal quantizer 8. The delay time τ in the discrete delay block of trigger pulses 17 varies over time according to the law, where is the delay increment determined from the equality o - YYYY The repetition interval T of the original signal f (t) And the repetition interval T the converted signal f (t) is related by the expression To (NTVI + 1) T. where M is the frequency division factor of the frequency divider 18; N is the number of samples in the repetition interval T. We assume that counters 4 and 5 are in zero positions. Then, with the arrival of the first pulse at the inlet of the counter 4 from the output of the frequency divider 18, a unit will be established in it. At the same time, key 3 will be opened and will allow the passage of pulses from the output of the full-wave rectifier 16 to the input of counter 5. When the first pulse arrives at the input of the first pulse, a unit will be installed in it. Due to the equality of the codes of the counter 4 and the pin 5 at the output of the comparison block of codes 6, the Vits pulse that closes the key 3, resets the counter 5 to zero, enters the input of the control key 19 and, after passing through the two-channel distributor 7, changes the signal quantizer 8 mode. As a result of this, at its output, on a Vits voltage, the value of which is proportional to the value of the initial signal at the moment of changing its mode. The gate through the output stage 9 enters the device's idle circuit. With the arrival of the counter 4 of the second pulse from the output of the divider 18 in it, install1 & second unit. At the same time, the key 3 will be opened and the input of the counter 5 will again come from the output of the full-wave rectifier 16 pulses, which will install units in it. As soon as the counter code of § becomes equal to the code of counter 4 at the output of the comparison block of codes 6, a pulse that closes key 3 will reset counter 5 to zero, will go to the input of control key 19 and, having passed through a two-channel distributor 7, will change the signal quantizer mode 8. In the result of this, at its output, a new breakdown, the value of which will be proportional to the signal value at the moment of changing its mode, which through output stage 9 will go to the output device's ujHHy. With the arrival at the input of the counter 4 of the 1st pulse from the output of the frequency divider 18, the p-unit will be established in it. At the same time, from the 4th digit of counter 4, a pulse will arrive at the control key 19, key 3 will open and counter 5 will start to receive pulses 16 from the output of the two half-period rectifier 16, which will set the code point in it. As soon as the counter code 5 coincides with the counter code 4 at the output of the comparison block of codes 6, a pulse that closes the key 3, resets the counter 5 to zero, passes through the control key 19 and sets the delay TJQ in the discrete delay block of the trigger pulses 17 and having passed through the two-channel distributor 7, will change the mode of the signal quantizer 8, As a result, a new voltage will be output at its output, the value of which will be proportional to the value of the signal f (t) at the moment of changing its mode. This voltage will go through the output stage 9 of the device through the output stage 9. Since upon arrival at the input of the counter 4 of the f-ro pulse, all its bits are filled with units, and in the block of discrete delay of the triggering pulses 17 a transmission equal to To-o was established, and, therefore, the pulses at the output of the frequency divider now With a delay of time r, then a new cycle of operation of counter 4, and therefore, to key 3, counter 5, comparison unit of the Codov 6 of the two-channel distributor 7 and signal quantizer 8, will start only after the interval rip and will repeat as described above. The operation of the discrete delayed trigger pulse block shown in FIG. 2, consider the example of frequency conversion of sinusoidal signalpv. The sinusoidal oscillations coming from the output of the block 2 in the period of the signal to the input of the block of the discrete delay of the incoming pulses 17 are limited by a two-way limiter 22 and differentiated. With the open key 25, pulses of positive (or negative) polarity from the output of the differentiating element 23 pass through the key 25 and the logical element OR 27 to the input of the frequency divider 18. With the open to: key 26, the pulse of negative (or positive) polarity from the output of differentiating element 23 passes through the inverter 24, the key 26 and the logic element 27 to the input of the frequency divider 18. The modes of operation of the keys 25 and 26 are controlled by pulses coming from the output of the controlled key 19. Claim 1. Device for frequency conversion of pulse signals, comprising a signal period extraction unit, two pulse counters, whose outputs are connected to inputs of a code comparison unit, the output of which is connected to one input of a controllable key and the input of a two-channel distributor, the outputs of which are connected to two inputs of a quantizer signal, the output of which through the output stage is connected to the output bus, and a key, one input of which is connected to the input of the first pulse counter, additional outputs of which are connected to the second and third input of the controlled key, the second input of the key is connected to the output of the code comparison unit and one input of the second counter, the second input of which is connected to the output key. Characterized by the fact that in order to expand the frequency range, a scale unit, a comparison unit, an adder, a 1Rp differential block, a full-wave rectifier, a discrete delay trigger pulse block, and a frequency divider connected between the input of the first pulse counter and the discrete delay block output are introduced into it. trigger pulses, one input of which is connected to the output of the period period selection block, and the other inputs are connected to the outputs of the controlled key, and the input of the scale block is connected to the master bus , one of its outputs is connected to the auxiliary input of the quantizer of the IGNAL, the second output is connected to the input of the allocation unit of the period of the signal, and the third output is connected to the input of the unit
сравнени , выходы которого через последовательно включенные сумматор, блок дифференцировани и двухполупериодный выпр митель соединены с третьим входом ключа.comparison, the outputs of which are connected through a series-connected adder, a differentiation unit and a full-wave rectifier connected to the third key input.
2. Устройство дл частотного преобразовани импульсных сигналов по п. 1, о т л и ч аю щ е е с тем, что блок дискретной задержки запускающих импульсов содержит последовательно включенные двусторонний ограничитель и дифференцирующий элемент, выход которого соединен со входом одного ключа непосредственно , а 71ругого ключа через инвертор, причем выходы ключей соединены со входами логического элемента ИЛИ.2. A device for frequency conversion of pulse signals according to claim 1, stating that the block of the discrete delay of triggering pulses contains a series-connected two-way limiter and a differentiating element whose output is connected to the input of one key directly 71 other key through the inverter, and the outputs of the keys are connected to the inputs of the logical element OR.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1.Патент США N 3806821, кл. 328-34 от 23.04.73.1. US patent N 3806821, cl. 328-34 dated 04.23.73.
2.Авторское свидетельство СССР N 469089, кл.- G 01 R 13/34, 1973 (прототип).2. USSR author's certificate N 469089, class .- G 01 R 13/34, 1973 (prototype).
Л Л//7 LL // 7
г)d)
1818