SU658769A1 - Устройство дл декодировани самосинхронизирующихс кодограмм - Google Patents

Description

i

Изобретение относитс  к технике св зн и может использоватьс  в системах телеуправлени  или св зи.

Известно устройство дл  декодировани  самосинхронизирующихс  кодограмм, содержащее последовательно соединенные вход ной переключатель, блок, запрета информа циоиной последовательности и последовательно соединенные блок запрета синхронизирующей последовательности, дешифратор и выходной переключатель, причем один из выходов блока запрета синхронизирующей последовательности подключен к входу счетчика , а другие выходы - к входам первого сумматора по модулю два, кроме того, первый выход блока запрета информационной последовательности подключен к входу Морого сумматора по модулю два 1,.

Однако известное устройство требует зй траты значительного времени декодировани  прин той информации.

Цель изобретени  - сокращение времени декодировани  прин той информации.

Дл  этого в устройство дл  декодировайи  самосинхронизирующихс  кодограмм, со держащее последовательно соединенные

ВХОДНОЙ лере1и(очатель, блок запрета информационной последовательности и последовательно соединенные блок .запрета синхронизирующей последовательности, дешифратор м выходной переключатель, причем один из выходов блока запрета синхронизирующей последовательности подключен к входу счетчика , а другие выходы - к входам первого сумматора по модулю два, кроме того, первый вы.код блока запрета информационной последовательности подключен к входу второго сумматора по модулю два, дополнительный выход блока запрета информационной последовательности подключен к соответствующему входу первого сум.матора по модулю два, выход которого подключен к соответствующему входу входного переключател , к управл ющему входу которого и к управл ющему входу дешифратора подключен выход счетчика, причем соответствующие входы второго сумматора по модулю два объединены с соответствующими входами первого сумматора по модулю два, выход второго сумматора по модулю два подключен к другому входу выхол1{ого переключател , а BTOpofi выход блока згифега информационной последовательпости полключем к входу блока запрета синхронизирующей последовательности.

На чертеже представлена структурна  электрическа  схема предложенного устройства .

Устройство дл  декодировани  самосинхронизирующихс  кодограмм содержит входной переключатель I, блок 2 запрета информационной последовательности, блок 3 запрета синхронизирующей последовательности , дешифратор 4, выходной переключатель 5, счетчик 6, первый сумматор 7 по модулю два и второй сумматор 8 по модулю два, при этом блок 2 запрета информационной последовательности содержит регистр 9 сдвига и два сумматора 10, 11 по модулю два, а блок 3 запрета синхронизирующей последовательности содержит регистр 12 сдвига Иосум.матор 13 по модулю два.

Устройство работает следующим образом .

Поступающа  из канала кодограмма через входной переключатель 1 и последовательно соединенные блок 2 и блок 3 поступает на вход счетчика 6, подсчитывающего количество нулевых символов, поступивших подр д на его вход. При фиксации счетчиком 6 поступлени  на его ъход нулевой кодограммы определенной длины на его выходе по вл етс  сигнал, поступающий на входной переключатель 1 и разрешающий выдачу дещифратором 4 сигнала управлени  выходным переключателем 5 при п5ступлении на его вход комбинации циклового фазировани  с учетом фазового сдвига. При этом, с выхода первого сумматора 7 через входной переключатель 1 на вход блока 2 продолжает поступать кодограмма тождественна  той, котора  поступала ранее из канала и,  вл юща с  ее непрерывным продолжением , т.к. с выхода сумматора 10 снимаетс  кодограмма, информационна  часть которой тождественна части кодограммы, поступившей ранее из канала и  вл юща с  ее продолжением, а дл  компенсации фа-, зового сдвига синхронизирующей последовательности , снимаемой с выхода сумматора 10 относительно синхронизирующей последовательности , поступившей ранее из канала , кодограмма, снимаема  с выхода сумматора 10, подаетс  на один из входов первого сумматора 7, другие входы которого соединены с определенными отводами регистра 12 блока 3.

При поступлении на вход дешифратора 4 комбинации циклового фазировани  с учетом фазового сдвига на его выходе по вл етс  управл ющий сигнал, замыкающий выходной переключатель 5 дл  передачи на

выход элементного информационного кодового слова.

Информаци , записанна  в регистре 9, подаетс  последовательно на выход выходного переключател  5 через один из входов второго сумматора 8, другие входы которого подключены к определенным отводам регистра 12 таким образом, чтобы, исключить из передаваемой на выход кодограммы синхронизирующую последовательность, выделив тем самым, информационное кодовое слово.

Использование в предлагаемом устройстве новых операций позвол ет в реализованных на его основе устройствах добитьс  значительного сокращени  времени обработки информации, упростить алгоритм работы

И схемы устройств.

Claims (1)

1. Авторское свидетельство СССР № 365033, кл. Н 03 К 13/04, 1971.