SU1153330A1 - Устройство дл делени многочлена на многочлен - Google Patents
Устройство дл делени многочлена на многочлен Download PDFInfo
- Publication number
- SU1153330A1 SU1153330A1 SU833660146A SU3660146A SU1153330A1 SU 1153330 A1 SU1153330 A1 SU 1153330A1 SU 833660146 A SU833660146 A SU 833660146A SU 3660146 A SU3660146 A SU 3660146A SU 1153330 A1 SU1153330 A1 SU 1153330A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- polynomial
- elements
- input
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ МНОГОЧЛЕНА НА МНОГОЧЛЕН, содержащее элементы И, выходы которых соединены с первьми входами сумматоров по модулю два, выходы которых соединены с входами соответствующих разр дов регистра, выходы которых соединены 09010он с вторыми входами сумматоров по модулю два, кроме первого, первые входы элементов И вл ютс входами группы устройства, вторые входы элементов И вл ютс выходом устройства , а второй вход первого сумматора по модулю два вл етс входом устройства , отличающеес . тем, что, с целью расширени области применени устройства за счет обеспечени возможности делени на многочлен любой степени, в него введены блок вьщелени старшего ненулевого разр да и ключи, первые входы которых соединены с выходами разр дов регистра, вторые входы - с S выходами блока выделени старшего ненулевого разр да, выходы ключей вл ютс выходом устройства, входы блока вьщелени старшего ненулевого разр да соединены с первыми входами элементов И, кроме первого. СП 00 со со
Description
1
Изобретение относитс к технике св зи, а именно к технике помехоустойчивого колировани , и может использоватьс при построении кодирующих и декодирующих устройств дл передачи сообщений с высокой достоверностью в системах доставки и обработки дискретной информации.
Цель изобретени - расширение области применени устройства за счет обеспечени возможности делени на многочлен любой степени, не превымающей заданной, без замены элементов устройства.
На чертеже изображена функциональна схема предлагаемого устройства .
Устройство содержит разр ды регистра 1, сумматоры 2 по модулю два элементы И 3, ключи 4, второй вход
5которых вл етс управл ющим, бло
6выделени старшего ненулевого разр да , вход 7 устройства, выход 8
и входы 9,10,11,...,К-1,К группы . устройства.
30г
Устройство работает следующим образом .
Коэффициенты многочлена-делител подаютс на входы 9,10,11,,..,К-1,К, причем коэффициенты при старпшх степен х подаютс на входы, обозначенные большими номерами. При этом на выходах блока 6 выделени старшего ненулевого разр да формируетс
слово, все разр ды которого равны нулю, кроме разр да, соответствующего старшему ненулевому разр ду мноточлена-делител . Единичный сигнал этого разр да, попада на управл ющий вход 5 соответствующего ключа 4, замыкает его, В результате образуетс схема делени многочлена на многочлен нужной степени, так как остальные ключи остаютс разомкнутыми . Далее все происходит по обычной схеме. Коэффициенты многочлена-делимого (начина со старшего) поступают на вход устройства 7, на выходе 8 один за другим по вл ютс коэффициенты многочлена-частного.
Claims (1)
- УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ МНОГОЧЛЕНА НА МНОГОЧЛЕН, содержащее элементы И, выходы которых соединены с первыми входами сумматоров по модулю два, выходы которых соединены с входами соответствующих разрядов регистра, выходы которых соединены с вторыми входами сумматоров по модулю два, кроме первого, первые входы элементов И являются входами группы устройства, вторые входы элементов И являются выходом устройства, а второй вход первого сумматора по модулю два является входом устройства, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения возможности деления на многочлен любой степени, в него введены блок выделения старшего ненулевого разряда и ключи, первые входы которых соединены с выходами разрядов регистра, вторые входы - с выходами блока выделения старшего ненулевого разряда, выходы ключей являются выходом устройства, входы блока вьщеления старшего ненулевого разряда соединены с первыми входами элементов И, кроме первого..SU ...1153330
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833660146A SU1153330A1 (ru) | 1983-11-05 | 1983-11-05 | Устройство дл делени многочлена на многочлен |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833660146A SU1153330A1 (ru) | 1983-11-05 | 1983-11-05 | Устройство дл делени многочлена на многочлен |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1153330A1 true SU1153330A1 (ru) | 1985-04-30 |
Family
ID=21088251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833660146A SU1153330A1 (ru) | 1983-11-05 | 1983-11-05 | Устройство дл делени многочлена на многочлен |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1153330A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6942858B1 (en) * | 1996-04-15 | 2005-09-13 | Nymox Corporation | Compositions containing bacteriophages and methods of using bacteriophages to treat infections |
-
1983
- 1983-11-05 SU SU833660146A patent/SU1153330A1/ru active
Non-Patent Citations (1)
Title |
---|
Петерсон У., Уэлдон Э. Коды, исправл ющие ошибки. М., Мир, 1967, с. 199-200. Авторское свидетельство СССР № 723573, кл. G 06 F 9/46, 1978. Lows В.А., Rushforth С.К., А.Cellular-Array Multiplier for GF * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6942858B1 (en) * | 1996-04-15 | 2005-09-13 | Nymox Corporation | Compositions containing bacteriophages and methods of using bacteriophages to treat infections |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5311176A (en) | Method and apparatus for generating Walsh codes | |
EP0034036A3 (en) | Encoders and decoders for cyclic block codes | |
GB1279793A (en) | Message handling apparatus | |
EP0092960A3 (en) | Apparatus for checking and correcting digital data | |
US6772942B2 (en) | Arithmetic circuit to increase the speed of a modular multiplication for a public key system for encryption | |
US4691319A (en) | Method and system for detecting a predetermined number of unidirectional errors | |
US20170214414A1 (en) | CONSTRUCTION METHOD FOR (n,n(n-1),n-1) PERMUTATION GROUP CODE BASED ON COSET PARTITION AND CODEBOOK GENERATOR THEREOF | |
CA2204450A1 (en) | High speed cyclic redundancy check algorithm | |
US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
SU1153330A1 (ru) | Устройство дл делени многочлена на многочлен | |
GB1102257A (en) | Data processing arrangements | |
US5889864A (en) | Data transmission systems | |
US20050036617A1 (en) | Crypto-engine for cryptographic processing of data | |
US3778818A (en) | Keyboard with roll-over feature | |
US3566352A (en) | Error correction in coded messages | |
US3718905A (en) | Error correcting systems utilizing one-half optimum diffuse codes | |
US3299260A (en) | Parallel adder using majority decision elements | |
JPS63209228A (ja) | デ−タ圧縮方法 | |
EP0146632B1 (en) | Majority circuit | |
SU964626A1 (ru) | Устройство дл контрол правильности приема информации в кодах Бергера | |
RU1793553C (ru) | Устройство передачи и приема команд согласовани скоростей | |
SU658769A1 (ru) | Устройство дл декодировани самосинхронизирующихс кодограмм | |
SU890397A1 (ru) | Мажоритарный декодер | |
SU1095172A1 (ru) | Устройство дл возведени чисел в степень по модулю р | |
RU94039139A (ru) | Устройство кодирования-декодирования информации |