SU649157A1 - Декодирующее устройство - Google Patents
Декодирующее устройствоInfo
- Publication number
- SU649157A1 SU649157A1 SU762324624A SU2324624A SU649157A1 SU 649157 A1 SU649157 A1 SU 649157A1 SU 762324624 A SU762324624 A SU 762324624A SU 2324624 A SU2324624 A SU 2324624A SU 649157 A1 SU649157 A1 SU 649157A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- words
- inputs
- analyzer
- outputs
- input
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
1
Изобретение относитс к радиосв зи и может использоватьс в устройствах , исправл ющих ошибки.
Известно декодирующее устройство, содержащее входной декодер, выходы которого подключены соответственно к входам накопител информационных слов и накопител избыточных слов, а также два блока ключей и блок мажоритарной обработки 1}.
Однако данное устройство не обладает достаточной помехозащищенностью
Цель изобретени - пов1лаение помехозащищенности при декодировании.
Дл этого в декодирующее устройство , содержащее входной декодер, выходы которого подключены соответственно к входам накопител информационных слов и накопител избыточных слов, а также дЬа блока ключей и бло мажоритарной обработки, введены анализатор искаженных слов и сумматор, при этом выход входного декодера через анализатор исксикенных слов подключен к входам первого и второго блоков ключей и к одному из входов блока мажоритарной обработки,к другому входу которого подключены выходы первого и второго блоков ключей через сумматор, а выходы блока мажоритарной обработки одключены соответственно к управл ккцему входу вхо ного декодера и к соответствующему входу анализатора искаженных слов, другие выходы которого подключены соответственно к входам накопител информационных слов и накопител избыточных слов, причем накопитель информационных слов, накопитель избыточных слов объединены по одному из входов, а их выходы подключены к соответствующим входам первого и второго блоков ключей.
На чертеже изображена структурна электрическа схема предложенного устройства.
Декодирующее устройство- содержит входной декодер 1, выходы которого подключены соответственно к входам накопител 2 информационных слов и накопител 3 избыточных, слов, а также два блока ключей 4,5 и блок мажоритарной обработки 6, кроме того анализатор 7 искаженных слов и сумматор при этом выход входного декодера 1 через анализатор 7 искаже:{ных слов подключен к входам первого и второго блоков к.шочей 4,5 и к одному из входов блока мажоритарной обработки 6, к другому входу которого подключены выход
первого и второго блоков ключей 4, 5 через сумматор 8, а выходы блока мажоритарной обработки б подключены соответственно к управл кндему входу входно го дбкодера 1 и к соответствующему входу анализатора 7 искаженных слов, другие выходы которого подключены соответственно к входам наколител 2 информационных слов и накопител 3 избыточных слЬв причем накопитель 2 информационных слов и накопитель 3 избыточных сло объединены по одному из входов, а их выходы подключены к соответствуквдим входам первого и второго блоков ключей 4, 5,
Декодирук дее устройство работает следующим образом.
Информаци с выхода дискретного канала св зи поступает на входной декодер1, Инофрмационные слова А и и3 5ыточные слова Bj с выходов входного декодера 1 поступают соответственно на входы накопителей 2 и 3 и запоминаютс в них. Сигналы отметок ошибок, формируемые входным декодером 1 при приеме .слов и В с ошибками, обнаруживаемыми входным декодером 1, поступают на анализатор 7 и запоминаютс в нем,
После приема К - информационных А и R избыточных Bj слов, образующих линейный блок кода АВ, производитс анализ правильности приема слов прин тых входным декодером 1 кода А без обнаруженных ошибок, В этом случа на выходе анализатора 7 формируетс управл ющий сигнал, который поступает на входы накопителей 2 и 3, После чего все слов линейного блока с выходов накопителей 2 и 3 поступают на входы блоков ключей 4, 5. Одновременно с этим на другие входы блоков , ключей 4, 5 поступают с анализатора 7 управл ющие сигналы в виде N -разр дных комбинаций ,
В результате на выходах блоков ключей 4, 5 формируютс слова А и В, которые поступают на входы сумматора 8, Результирун ций сигнал с выхода сумматора 8 поступает на вход анализатора 7, который определ ет наличие единиц в Пд - разр дных результирующих комбинаци х. Если в результате проверок все результируквдие Ид -раз-. р дные комбинации не содержат единиц, то это указывает на то, что в словах, прин тых входным декодером 1, не содержитс ошибок, которые не были обнаружены этим входным декодером 1, В случа х, если в результирующих комбинаци х содержатс единицы, это указывает на наличие необнаруженных входным декодером 1 ошибок в словак кода Ai В этом случае, если возможно, производитс попытка локализовать искаженное слово или слова дл их дальнейшего исправлени . Если это невозможно, то исправление ошибок в искаженном слове или словах производитс на дальнейших этапах декодировани .
Если число искаженных слов в линейном блоке меньше или равно К + 1, то производитс исправление этих слов методами решени линейных уравнений , В этом случае возможно полное или частичное исправление искаженных слов,
В этом случае в начале с анализатора 7 на входы накопителей 2 и 3 поступают управл кйцие сигналы. После чего Bce.N слов считываютс с этих накопителей 2, 3 и поступают на входы блоков ключей 4, 5, на другие вход которых поступают N - разр дные комбинации , кажда из которых содержит по {Д-1) единиц, В результате на выходе сумматора 8 формируетс исправленное Пд - разр дное слово кода А, Одновременно с этим с анализатора 7 на входы накопителей 2 или 3 поступают сигналы , указывающие адрес, по которому записываетс исправленное слово. Исправленное слово с выхода сумматора 8 через анализатор 7 поступает на входы накопител 2 или 3,
В случа х частичного исправлени искаженных слов или, когда число искаженных слов в линейном блоке больше или равно К + 2, исправление производитс методами мажоритарного декодировани с выборкой по большинству,
В начале с выхода анализатора 7 на входы накопителей 2 и 3 поступает управл ивдий сигнал, по которому все слова с этих накопителей 2, 3 поступают на входы блоков ключей 4,5, На другие входы этих блоков ключей 4, 5 поступают N - разр дные комбинаций, кажда из которых содержит (Д-1) единиц . Позиции единиц в этих комбинаци х соответствуют словам А и BJ, В результате на выходах блоков ключей 4, 5 формируетс (Д-1) слов, поступающих на входы сумматора 8,
В результате на выходе сумматора 8 формируютс слова, которые поступают на вход блока мажоритарной обработки и запоминаютс в нем. Одновременно с записью 3-го и последующих слов в мажритарной обработке блок 6 формирует слово, полученное методом мажоритарного декодировани с выборкой по большинству . Это слово поступает на входной декодер 1 и провер ет, на наличи обнаруженных ошибок, сигналы о которы поступают в анализатор 7, В случае отсутстви ошибок в этом слове формируетс адрес, по которому записываетс данное слово в накопитель 2 или 3,
Claims (1)
- В случае, если при мажоритарном декодировании не происходит исправление слов, на выходе блока мажоритарной обработки 6 формируетс сигнал , который поступает на вход анализатора 7, После чего анализатор 7 работает в режиме исправлени искаж ных символов в словах кода А. В этом случае в начале с анализа тора 7 на входы накопителей 2 и 3 поступают управл ющие сигналы, обес чивающие считывание слов с накопите лей 2 и 3. После чего все N слов с выходов накопителей 2 и 3 поступают одновременно на первые входы блоков ключей 4, 5, на вторые входы которы поступают N - разр дные комбинации с выхода анализатора 7, Эти комбина ций содержат одну единицу и () нуль. На выходах блока ключей 4, 5 соо ветственно формируютс комбинации , . Эти комбинации чере сумматор 8 и блок мажоритарной обра ботки 6 поступают на вход входного декодера 1, который производит исправление ошибок в этих словах. Исправленные слова поступают на входы накопител 2 или 3 и записываютс в них. Одновременно с этим на входы накопител 2 или 3 поступают адреса по которым записываютс эти слова. После исправлени ошибок во всех At и Неискаженных словах кода А производитс проверка правильности исправлени ошибок описаннЕЛМ вьаие методом. Если в результате проверок установлено, что в линейном блоке содержатс сочетани искаженных слов которые не могут быть исправлены описаннь 1и выие методами, то на выхо де анализатора 7 формируетс сигнал отказа от декодировани . Если.в результате проверок установлено , что ошибок не обнаружено, производитс выдача информационных слов потребителю, I Предложенное устройство позвол ет .повысить помехозащищенность и достоверность при декодировании. Формула изобретени/1 Декодирующее устройство, содержащее входной декодер, выходы которого подключены соответственно к входам накопител информационных слов и накопител избыточных слов/ а также два блока ключей и блок мажоритарной, обработки , отличающеес тем, что, о целью повышенн помехозсодгааенностн при декодировании, введены анализатор искаженных слов и сумматор, при этом выход, входного декодера через анализатор искаженных слов подключен к входам первого и второго блоков ключей и к одному из входов блока мажоритарной обработки, к другому входу которого подключены выходы первого и второго блоков ключей через сумматор, а выходы блока мажоритарной обработки подключены соответственно к управл кадему входу входного декодера и к соответствующему входу анализатора искаженных слов, другие выходы которого подключены соответственно к входам накопител информационных слов и накопител избыточных слов, причем накопитель информационных слов и накопитель избыточных С{1ов объединены по одному из входов, а их выходы подключены к соответствующим входам первого и второго блоков ключей. Источники информации, прин тые во внимание при экспертизе 1. Юргенсон Р.И. Помехоустойчивость цифровых систем п ;редачи телемеханической информации.Л. Энерги , 1971, с.186-190.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762324624A SU649157A1 (ru) | 1976-02-16 | 1976-02-16 | Декодирующее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762324624A SU649157A1 (ru) | 1976-02-16 | 1976-02-16 | Декодирующее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU649157A1 true SU649157A1 (ru) | 1979-02-25 |
Family
ID=20648972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762324624A SU649157A1 (ru) | 1976-02-16 | 1976-02-16 | Декодирующее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU649157A1 (ru) |
-
1976
- 1976-02-16 SU SU762324624A patent/SU649157A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4497058A (en) | Method of error correction | |
US4566105A (en) | Coding, detecting or correcting transmission error system | |
JPH0812612B2 (ja) | 誤り訂正方法及び装置 | |
US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
US3571795A (en) | Random and burst error-correcting systems utilizing self-orthogonal convolution codes | |
SU649157A1 (ru) | Декодирующее устройство | |
US4521886A (en) | Quasi-soft decision decoder for convolutional self-orthogonal codes | |
JPS6329299B2 (ru) | ||
US20040153945A1 (en) | Error correction circuit employing cyclic code | |
RU2109405C1 (ru) | Устройство обнаружения и исправления ошибок | |
SU1005059A1 (ru) | Мажоритарное декодирующее устройство | |
KR880012030A (ko) | 데이타 수신장치 | |
SU932636A2 (ru) | Устройство дл обнаружени ошибок | |
SU1152017A2 (ru) | Устройство дл приема и обработки избыточных сигналов | |
JPH0259660B2 (ru) | ||
SU985959A1 (ru) | Декодер итеративного кода | |
JPH0259661B2 (ru) | ||
SU786037A1 (ru) | Устройство дл обнаружени и исправлени ошибок | |
SU1117848A1 (ru) | Дешифратор двоичного циклического кода | |
SU729842A1 (ru) | Устройство дл декодировани систематических кодов | |
SU377781A1 (ru) | Декодирующее устройство | |
SU1091358A1 (ru) | Устройство адресной передачи информации | |
SU1332538A1 (ru) | Способ передачи и приема цифровых сигналов с коррекцией ошибок | |
SU1425787A1 (ru) | Запоминающее устройство с обнаружением ошибок | |
SU1202057A1 (ru) | Устройство дл исправлени ошибок в кодовой комбинации |