SU603111A1 - Элемент задержки - Google Patents
Элемент задержкиInfo
- Publication number
- SU603111A1 SU603111A1 SU762360393A SU2360393A SU603111A1 SU 603111 A1 SU603111 A1 SU 603111A1 SU 762360393 A SU762360393 A SU 762360393A SU 2360393 A SU2360393 A SU 2360393A SU 603111 A1 SU603111 A1 SU 603111A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- bus
- elements
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Description
1
Изобретение относитс к эпементам цифровой вычиспитепьной техники.
Известен эпемент задержки, содержащий D -триггер l.
Этот эпемент не может иезю ьзоватьс в асинхронном режиме работы с временем задержки, равным длитепьности входного погическото сигнапа.
Целью изобретени вл етс обеспечение асинхронного режима работы с задерж« кой входного сигнапа на вепичнну его длительности .
Дн этого в элемент задержке, содер жшаий Т) - триггер, введены элементы И-НЕ н элементы НЕ, вход нового из KOторых соединен с первой входной шиной, а выход через четгеертадй элемент И-НЕ-с входмлВ fi-триггера. Выход С триггера соединен с выходом третьего элемента И-НЕ, вхды которого соединены с выходами перво- го и второго эпементов И-НЕ и выходом третьего элемента НЕ, входом соединенного с третьей входной шйной. Первый вход первого элемента И-НЕ соединен с второй входной шиной и через второй эпемент НЕ
с втррым входом четвертого элемента И- НЕ н с первым входом вторс -о элемента И-НЕ, второй вход которого подключен к нешхвертируюшему выходу О -триггер, инверсным выходом соединеннснго с вторым входом первого элемента И-НЕ.
На чертеже приведена схема элемента задержки.
Элемент задержкиимеет входные шины 1-3 и содержит элементы 4-6 НЕ, элементы 7-1О И-НЕ и D - триггер 11. Причем шиньГ 1-3 подключены через элементы 4-6 соответсвенно к первому и второму входам элемента 1О и первому входу элемента 9, выход которого соединен с вхоjAOM CD -триггера, а второй и третий входы-подключены к выходам соответсвен о элементов 7 и 8. Первый вход элемента 7 соединен с шиной 2, а второй - с инвертирующим выходом) - триггера и выход- . ной шиной 12. Первый вход элемента 8 соединен с выходом : элемента 5i, а второй вход - с неинвертируюшим выходом D -триггера и выходной шиной 13. . Прн работе элемента в асинхронном режиме с задержкой Ьходного логического сиг нала ла величину его длительности его шины 1 и 3 не используютс , а входной логический сигнал поступает на щину 2. Гфи этом независимо от значени входного логичес1{ого сигнала на входе CD -триггер формируетс автономный управл ющий сигнал , длительность которого равна Длительности входного логического сигнала. Формула нвобретени Элемент задержки, содержащий Р HiPBr rap, отпичаюшийс тем, что, с вепыо обесэтече н асинхронного режима работы с задержкой входного сигнапа на аепич ку его длительности, в него введены элементы И-НЕ и элементы НЕ, вход Перво го из которых соединён с первой входной шиной, а выход через/четверть и элемент И-НЕ - с входом:)}- триггера, вход С которого соединен с выходом третьего элемента И-НЕ, входы которого соединены с выходами первого и втсфого элементов .И-НЕ и выходом третьего элемента НЕ, входом соединенного с третьей входной шиной, а первый вход первого элемента И-НЕ соединен с второй входной шиной и через второй элемент НЕ с вторым входом четвертого элемента И-НЕ и с первым входом вторюго элемента И-НЕ. второй вход которого соединен с неиввертирук цим выходом D триггера , инверсным выходом соединенного с вто{И91м входом первого эпемента И-НЕ.. Источники информации, прин тые во внимание 1ФН аксцертизе: 1. Каган Б. Н. и ар. Цифровые вычислительные машины и системы, М., Энерги Л 1Р73, с. 177.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762360393A SU603111A1 (ru) | 1976-05-11 | 1976-05-11 | Элемент задержки |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762360393A SU603111A1 (ru) | 1976-05-11 | 1976-05-11 | Элемент задержки |
Publications (1)
Publication Number | Publication Date |
---|---|
SU603111A1 true SU603111A1 (ru) | 1978-04-15 |
Family
ID=20661385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762360393A SU603111A1 (ru) | 1976-05-11 | 1976-05-11 | Элемент задержки |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU603111A1 (ru) |
-
1976
- 1976-05-11 SU SU762360393A patent/SU603111A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU603111A1 (ru) | Элемент задержки | |
GB1160148A (en) | Sequence Detection Circuit | |
US4677584A (en) | Data processing system with an arithmetic logic unit having improved carry look ahead | |
KR940001556B1 (ko) | 디지탈신호처리장치 | |
GB1313869A (en) | Shift register | |
SU446052A1 (ru) | Буферное запоминающее устройство | |
GB1115367A (en) | Logic circuits | |
SU943693A1 (ru) | Устройство дл ввода информации | |
SU427388A1 (ru) | Устройство сдвига | |
SU1193818A1 (ru) | Преобразователь кода во временной интервал | |
SU1013947A1 (ru) | Накапливающий сумматор | |
SU470922A1 (ru) | Устройство дл счета импульсов | |
SU1385128A1 (ru) | Устройство дл суммировани частотно-импульсных сигналов | |
US3145343A (en) | Universal logical element having means preventing pulse splitting | |
SU1179349A1 (ru) | Устройство дл контрол микропрограмм | |
GB1493819A (en) | Information processor with parallel operation | |
RU1797115C (ru) | Устройство дл умножени частоты | |
SU849194A1 (ru) | Устройство дл ввода информации | |
SU450368A1 (ru) | - Триггер | |
SU960837A1 (ru) | Цифровой функциональный преобразователь | |
SU1126955A1 (ru) | Асинхронное устройство приоритета | |
SU467350A1 (ru) | Микропрограммное устройство управлени | |
SU1670787A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
SU475662A1 (ru) | Устройство дл записи информации | |
SU417912A1 (ru) | Резервированный делитель частоты |