SU590833A1

SU590833A1 - Rapid-access storage with information protection

Info

Publication number: SU590833A1
Application number: SU762332264A
Authority: SU
Inventors: Виталий Эммануилович Вершков
Original assignee: Предприятие П/Я Г-4677
Priority date: 1976-03-09
Filing date: 1976-03-09
Publication date: 1978-01-30

Description

1one

Изобретение относитс к области запоминаюодих устройств.The invention relates to the field of memory devices.

Известны оперативные запоминающие устройства (ОЗУ) с защитой информации 1, 2.Known random access memory (RAM) with the protection of information 1, 2.

Одно из известных устройств содержит накопитель информации, адресный и числовой регистры, дещифратор адреса п усилители считывани , соединенные с накопителем и регистрами , блок контрол , регистры и логические элементы 2.One of the known devices contains an information accumulator, an address and numeric registers, an address decider deflector and read amplifiers connected to the accumulator and registers, a control unit, registers and logic elements 2.

Однако в этом устройстве отсутствует защита информации от разрушений, вызываемых неисправност ми при передаче адресов и операндов.However, this device does not protect information from damage caused by faults in the transmission of addresses and operands.

Из известных устройств наиболее близким техническим рещением к данному изобретению вл етс ОЗУ, содержащее накопитель, выходы которого через усилители считывани подключены ко входам соединенного с информационными шинами регистра числа, а входы - к выходам формирователей записи и дешифратора адреса, соединенного через регистр адреса с адресными шинами, блок обнаружени неисправностей, входы которого подключены к информационным и адресным шинам, шины записи и чтепи и выходные шины 2.Of the known devices, the closest technical solution to this invention is RAM, which contains a drive, the outputs of which are connected to the inputs of the number register connected to the information buses, and the inputs to the outputs of the write drivers and the address decoder connected through the address register to the address buses , fault detection unit, the inputs of which are connected to information and address buses, recording and step buses, and output buses 2.

В данном устройстве нейтрализуютс только неисправности цепей самого накопител и нет нейтрализации неисправностей, искажающих коды адресов п операндов при их передачах , из-за чего снижена его надежность.In this device, only faults of the accumulator circuits are neutralized and there is no neutralization of faults that distort the codes of the addresses and operands during their transmissions, due to which its reliability is reduced.

В этом устройстве также существует блокировка записи в накопитель искаженной информации , либо исправной информации, но записываемой в чейку, адрес которой образовалс ощибочно. Так, если при выполнении записи информации возникает искажение кода адреса чейки, то передаваемый далее дл In this device, there is also a blocking of writing to the drive distorted information, or serviceable information, but recorded in a cell whose address has been generated. So, if during the recording of information there is a distortion of the code of the address of the cell, then transmitted further for

запоминани операнд будет записан по «чужому адресу. Соответственно в чейке с ложно образовавшимс адресом стираетс ее «законна информаци . Целью насто щего изобретени вл етс The memorized operand will be written to “foreign address. Accordingly, in a cell with a falsely formed address, its "legitimate information" is erased. The purpose of the present invention is

новышение надежности устройства.new device reliability

Поставленна цель достигаетс тем, что устройство содержит элементы И, элемент ИЛИ, дополнительный регистр и блок коррекции режима, входы которого подключеныThe goal is achieved in that the device contains AND elements, an OR element, an additional register, and a mode correction block whose inputs are connected.

к выходу блока обнаружени неисправностей п шинам записи и чтени , а выходы - соответственно ко входам элемента ИЛИ и первым входам элементов И, при этом вторые входы одних элементов И соединены с выходами дополнительного регистра и регистра числа, а выходы - со входами формирователей записи, вторые входы других элементов И соединены с выходами регистра числа, а выходы - с выходными шинами, соединенными с выходом элемента ИЛИ, входы дополннтельного регистра подключены к выходам усилителей считыиапп .To the output of the fault detection unit, write and read busses, and the outputs, respectively, to the inputs of the OR element and the first inputs of the AND elements, while the second inputs of one And elements are connected to the outputs of the additional register and the number register, and the outputs to the inputs of the write drivers, the second the inputs of the other elements And connected to the outputs of the register number, and the outputs with output buses connected to the output of the element OR, the inputs of the additional register are connected to the outputs of the amplifiers counters.

На чертеже представлена структурна схема предложенного оперативного запоминающего устройства с защитой информации.The drawing shows a structural diagram of the proposed random access memory with information protection.

ОЗУ с информацип содержит накопитель 1, регистр адреса 2, дешифратор адреса 3, усилители считывани 4, регистр числа 5, формирователи заниси 6, блок обнаружени неисправностей 7, дополнительный регистр 8, блок коррекнии режима 9, три группы элементов И 10, И, 12, элемент ИЛИ 13, адресные шины 14, информационные шины 15, выходные шины 16, шину чтени 17 и шнну записи 18.RAM with information contains drive 1, address register 2, address decoder 3, read amplifiers 4, number 5 register, drivers 6, fault detection block 7, additional register 8, mode correction block 9, three groups of elements 10, 11, and 12 , element OR 13, address bus 14, information bus 15, output bus 16, read bus 17 and write write 18.

Вход регистра адреса 2 соединен с адресными шинами 14, к которым также подключен один вход блока обиарул :ени неисправностей 7. Выход регистра адреса 2 соединен со входом дешифратора адреса 3, выход которого пОлЧключен ко входу накопител 1. Выход накопител 1 подключен ко входам усилителей считывани 4, выходы которых соединены со входами регистра числа 5 и дополнительного регистра 8. Другой вход регистра числа 5 соединен с информационными шинами 15, к которым подключен второй вход блока обнаружени неисправностей 7. Первые входы элементов И 10-12 подключены к выходам блока коррекции режима 9, входы которого соединены соответственно с шинами чтени 17 и записи 18 и выходом блока обнаружени неисправностей 7. Выход доиолнительного регистра 8, а также выходы регистра числа 5 соединены со вторыми входами соответственно элементов И 10-12. Выходы элементов И 10 и 11 соединены со входами формирователей записи 6, выход которых подключен ко входу накопител 1. Выход элементов И 12 соединен с выходными шинами 16, к которым также подключен выход элемента ИЛИ 13, входы которого соединены с выходами блока коррекции режима 9.The input of the register of address 2 is connected to the address buses 14, to which one input of the obiaar block is also connected: fault 7. The output of the register of address 2 is connected to the input of the address decoder 3, the output of which is turned on to the input of drive 1. The output of drive 1 is connected to the inputs of the read amplifiers 4, the outputs of which are connected to the inputs of the register of the number 5 and the additional register 8. The other input of the register of the number 5 is connected to the information buses 15 to which the second input of the fault detection unit 7 is connected. The first inputs are elements And 10-12 are connected to the outputs of the mode-correction block 9, the inputs of which are connected respectively to the read buses 17 and 18 and the output of the fault detection block 7. The output of the additional register 8 and the outputs of the number 5 register are connected to the second inputs of the And 10 elements, respectively 12. The outputs of the elements 10 and 11 are connected to the inputs of the write drivers 6, the output of which is connected to the input of the drive 1. The output of the elements 12 are connected to the output buses 16, to which the output of the element OR 13 is also connected, the inputs of which are connected to the outputs of the correction block 9.

Устройство работает следуюпхим образом.The device works in the following way.

По адресу, поступившему на регистр адреса 2, независимо от исправности передачи, а также вида обращени (запись или считывание ), нз наконител 1 выбираетс информаци , котора , будучи усилена усилител ми считывани 4, устанавливаетс на регистре числа 5 и дополнительном регистре 8, который имеет такую же разр дность, как и регистр числа 5. В соответствии с кодом, установившимс на этих регистрах, потеициалы с пх выходов открывают элементы И 10-12.The address entered into address register 2, regardless of the transmission health, as well as the type of circulation (writing or reading), is not selected by the indicator 1, which, when amplified by read amplifiers 4, is set on the number 5 register and the additional register 8, which has the same size as the register of the number 5. In accordance with the code established on these registers, the signals from the nth outputs open the elements 10-12.

Одновременно с поступлением адреса его код из адресных шнн 14 ответвл етс на вход блока обнаружени неисправностей 7, который контролирует исправность произведенной передачи. Если поступивший адрес не содержит ошибки, т. е. в нем отсутствует нарушение соответстви между информационной и контрольной частью, то с выхода блока обнаружени неисправностей 7 сигнал не выдаетс , в результате чего блок коррекцииSimultaneously with the arrival of the address, its code from the address wires 14 is branched to the input of the malfunction detection unit 7, which monitors the health of the transfer. If the received address does not contain an error, i.e. there is no violation of the correspondence between the information and control part, the signal from the output of the malfunction detection block 7 is not output, resulting in a correction block

режима 9 остаетс в отключенном состо нии. При этом, если из адресоваииой чейки иакопител производитс считывание информации, то поступающий иа шине чтени 17 сигнал (вырабатываетс в блоке управлени , который на чертеже )ie показан) передаетс блоком коррекции режима 9 на первые входы элементов И 12, и II, в результате чего информаци , наход ща с на регистре числа 5,Mode 9 remains in the disabled state. In this case, if information is read from the addressing cell of the accumulator, the incoming signal to the read bus 17 (generated in the control unit, which is shown in the drawing), i.e., is shown) is transmitted by the mode correction unit 9 to the first inputs of the And 12 and II elements, with the result that the information on the register of the number 5,

выдаетс в выходные шины 16 и через формирователи записи 6 регенерируетс в накопитель 1.is output to the output buses 16 and, through the drivers of the record 6, is regenerated into the drive 1.

Если выполн етс операци записи информации , то но ииформационным шинам 15 наIf an information recording operation is performed, but information buses 15 are not

вход регистра числа 5 поступает код нового операнда, который устанавливаетс на этом регистре и одновременно ответвл етс на второй вход блока обнаружени неисправностей 7, который контролирует поступившуюthe input of the register of the number 5 receives the code of the new operand, which is set on this register and simultaneously branches to the second input of the block for the detection of faults 7, which controls the incoming

информацию. При этом, если неисправности не обнаружено, блок коррекции режима 9 остаетс в отключенном состо нии.information. In this case, if no malfunction is detected, mode correction block 9 remains in the disabled state.

Установившийс на регистре числа 5 код прин того операнда открывает соответствуюшие элементы PI И. В такт, следующий за приемом операнда, из блока управлени по шине занисц 18 выдаетс сигнал, который блоком коррекции режима 9 передаетс на первый вход элементов И 11, производ запись в накопитель 1 информации, наход щейс на регистре числа 5, т. е. запись поступившего операнда.Established on the register of the number 5, the code of the received operand opens the corresponding elements of PI I. In the clock that follows the reception of the operand, a signal is output from the control unit via the bus 18, which is transmitted by the correction unit 9 to the first input of the elements 11, writing to the drive 1 of the information on the register of the number 5, i.e. record of the incoming operand.

Если при передаче адреса возникает неисправность , котора вы вл етс блоком обнаружени неисправности 7, то сигнал с выхода этого блока включает блок коррекции режима 9. В этом случае, также как и при исправной работе, содержимое ошибочно адресованной чейки выбираетс из накопител 1 п устанавливаетс на регистре числа 5 и дополиительпом регистре 8. При этом, если искаженный адрес поступает в операции считывани информации, то сигнал с шины чтени 17 передаетс блоком коррекции режима 9 на вход элемента ИЛИ 13 и первый вход элементов И 10. В результате срабатывани элемента ИЛИ 13 в выходные шины 16 нз ОЗУ выдаетс операнд, вл ющийс кодом арифметической единицы, в которомIf a malfunction occurs when an address is transmitted, which is detected by malfunction detection unit 7, the signal from the output of this block includes a mode correction block 9. In this case, as well as in normal operation, the contents of the incorrectly addressed cell are selected from drive 1 and set to the register of the number 5 and the additional register 8. In this case, if the distorted address enters the information reading operation, the signal from the read bus 17 is transmitted by the mode correction block 9 to the input of the OR 13 element and the first input of the AND 10 elements. The result of the operation of the element OR 13 on the output bus 16 nz RAM is an operand, which is the code of the arithmetic unit in which

нарушено соответствие между информационной и контрольной част ми. В результате срабатывани элементов И 10 через формирователи записи 6 осуществл етс регенераци в накопитель 1 информации, наход щейс наthe correspondence between the information and control parts is broken. As a result of the operation of the elements 10 through the formers of the record 6, the regeneration is carried out into the storage 1 of information located on

доиолнительном регистре 8, что возвращает в ошибочно адресованную чейку ее старое содержимое.The additional register is 8, which returns its old contents to the wrongly addressed cell.

Если искаженный адрес ноступает в операции записи информации, то, как и при исиравиой работе, иовый операнд из информационных шин 15 принимаетс иа регистр числа 5. Однако, в этом случае сигнал, поступающий по шине заниси 18, блоком коррекции режима 9 (вследствие его включенного состо нн ) на вход элементов И 11 не пропускаетс , а передаетс ка первый вход элементов И 10. Соответственно такое переключение сигнала записи блокирует запись нового операнда , наход щегос на регистре числа 5, и запускает регенерацию в накопитель 1 информации , наход щейс на дополнительном регистре 8, что обеспечивает восстановление в ощпбочно адресованной чейке ОЗУ ее старого содержимого.If the distorted address appears in the information recording operation, then, as in its work, the operand from the information bus 15 is received as the register of the number 5. However, in this case, the signal received via the bus is low 18, the mode correction block 9 (due to its enabled state n) to the input of the elements And 11 is not passed, but is transferred to the first input of the elements AND 10. Accordingly, such a switching of the recording signal blocks the recording of the new operand located on the register number 5, and starts the regeneration in drive 1 of the information found scheys to further register 8, which ensures the recovery in the RAM cell addressed oschpbochno its old content.

Если при выполнении операции записи информации неисцравности подвергаетс поступающий операнд, то его код, ответвл е.мый от информационных щнн 15 на вход блока обнаружени неисправностей 7, вызывает срабатывание последнего, в результате чего блок коррекции режима 9 также переходит во включенное состо ние.If the incoming operand is subjected to the writing of the information of the injustice, its code, branching from the information 15 to the input of the malfunction detection unit 7, triggers the latter, resulting in the correction unit 9 also going into the on state.

В этом случае, как и в предыдущей ситуации , в устройстве блокируетс запись искаженного операнда п в чейк), подготовленную дл записи, обеспечиваетс регенераци ее старого содержимого.In this case, as in the previous situation, the device blocks the recording of a distorted operand (in the recipe), prepared for recording, and its old contents are regenerated.

Основным преимуществом описанного ОЗУ вл етс защнта в нем оперативной информации от «разрущени , которое может пропсходить вследствие неисправности передачи адресов и операндов. Устройство автоматически блокирует запись новой информации в чейку, подготовленную дл записи, если код адресов этой чейки при передаче подвергс неисправпости, обиаруже}1ной контролем . То же самое имеет место в ситуаци х, когда неисправность искажает поступивщий на запись операнд. При этом в «пострадавщей чейке всегда восстанавливаетс ее прежнее содерлспмое.The main advantage of the described RAM is the protection in it of operational information from "destruction, which can be due to a malfunction in the transfer of addresses and operands. The device automatically blocks the recording of new information in a cell prepared for recording, if the code of the addresses of this cell has been faulty during transmission, obiaruzhe} control. The same takes place in situations when the malfunction distorts the operand received by the recording. At the same time, in the "affected cell", its former content is always restored.

Блокировка возможной подмепы информации в иоле оперативной пам ти существенно повыщает функциональную надежность з стройства , что особеиио важно лрп управлении процессами, протекающими в реальном времени .Blocking a possible sub-information in the memory ram significantly enhances the functional reliability of the device, which is especially important for the management of real-time processes.

В предложенном ОЗУ снижена веро тность размножени неисправностей, вл ющихс последствием первичных неисправностей. Обеспечиваетс это тем, что при считывании информации по ощибочному адресу абоненту (например, процессору) передаетс код арифметической единицы, который дл пего вл етс не более «чужой информацией, чем содержимое ложно адресованной чейки. Но данна замена исключает порождение иеисправиостсй нового вида: таких как деление на нуль, переполнение сумматора, образовапне несуществующих адресов при переадресаци х и т. д., возникновение которых возможно , если допустить работу с операндом, считанным из чейки со случайно образовавщимс адресом. При этом передача кода арифметической единицы умышленно осуществл етс без контрольного кода, что сохран ет при этом операнде факт произошедщей неисправности . Например, если считываема информаци вл етс одним из операндов двухадресной операции, то отсутствие контрольного кода у переданной информации об уславливает образование результата, также имеюп1его неверный контрольный код, что блокирует запись этого результата в чейку ОЗУ и одновременно обеспечивает восстановление в ней ее прежнего (исходного) содержимого.In the proposed RAM, the probability of multiplying faults resulting from primary faults is reduced. This is ensured by the fact that when reading information at an error address, the subscriber (for example, the processor) is transmitted the code of the arithmetic unit, which is no more "foreign information" than the content of the falsely addressed cell. But this replacement excludes the generation of new types of faults: such as division by zero, overflow of the adder, the image of non-existent addresses with redirections, etc., which can occur if one admits to working with an operand read from a cell with an accidentally formed address. In this case, the transfer of the code of the arithmetic unit is intentionally carried out without a control code, which preserves the fact that the malfunction has occurred. For example, if the read information is one of the operands of the two-address operation, the absence of the control code of the transmitted information about the formation of the result, also has the wrong control code, which blocks the recording of this result in the RAM cell and at the same time provides for the restoration of its former (original) content.

К другим преимуществам предложеиного ОЗУ следует отнести то, что внутренний цикл его работы при обнарзжении неисправности полностью аналогичен режиму взаимодействи с абонентами при исправной работе, т. е. блокировка неисп)авиых передач не вызывает останова в работе ОЗУ. Та-кой режим взаимодействи существенно важен дл асинхронных систем, в которых любой останов какого-либо устройства вызывает останов всей системы, в результате чего срабатывает временной контроль. При этом предлагаемое ОЗУ увеличивает производительность вычислений , т. к. в нем отсутствуют паузы на ожидание результатов контрол поступающих адресов , т. е. выборка информации из накопител запускаетс сразу же по поступлению адреса на регистр адреса.Other advantages of the offered RAM include the fact that the internal cycle of its operation when detecting a malfunction is completely analogous to the mode of interaction with subscribers during proper operation, i.e. blocking the non-malfunctioning avia transmissions does not cause the RAM to stop working. Such an interaction mode is essential for asynchronous systems in which any shutdown of any device causes the shutdown of the entire system, as a result of which the time control is triggered. At the same time, the proposed RAM increases the computational performance, since there are no pauses in waiting for the results of monitoring the incoming addresses, i.e., a sample of information from the accumulator is started immediately after the address arrives at the address register.

Дополнительно необходимо отметить, что структура описанного ОЗУ и механизм его функционировани без каких-либо изменений и дополпений, а также без снижени производительности вычислений могут быть применены дл защиты пам ти от несанкционированных обращений, дл чего достаточно сигнал нарущени границы (зоны, области) завести в блок коррекции режима в цепь его включени .Additionally, it should be noted that the structure of the described RAM and the mechanism of its operation without any changes and additions, as well as without reducing the performance of the calculations, can be used to protect the memory from unauthorized access, for which the signal of violation of the boundary (zone, region) is sufficient a mode correction block in its switching circuit.

Claims

1. Author's certificate of the USSR 042375682, cl. G NA 29/00, 1973.

2. USSR author's certificate number 407399, cl. G NA 29/00, 1973.