KR840000246B1

KR840000246B1 - Data processing system

Info

Publication number: KR840000246B1
Application number: KR1019800003033A
Authority: KR
Inventors: 쇼오조오(各口捷三) 다니구찌; 오사무 신께; 마사미(石井正己) 이시이; 신이찌(久保愼) 구보
Original assignee: 후지쓰 가부시끼가이샤; 고바야시 다이유우(小林大祐)
Priority date: 1980-07-30
Filing date: 1980-07-30
Publication date: 1984-03-07

Abstract

The data processing system uses a substitutive memory device when an error occurs in main memory. The system has a data processing unit (A), and a memory-storing unit (B) that includes a main-memory (M) and a substitutive memory deivce (MA), which receives data from the data processing unit(A) and the read data compensating circuit (DC). The outline of the record data selection circuit (WS) is connected to a data-storing part (MD), a test-bit generating circuit (CG), and the first input of a multiplex (MPX).

Description

Data processing system with error handling device

제1도는 본발명의 일실시예에 따르는 데이타(data) 터리 시스템의 개요를 도시한 블럭 다이어그램.1 is a block diagram illustrating an overview of a data battery system according to one embodiment of the present invention.

제2도는 제1도 시스템에 포함된 에러처리 유니트(EP)의 회로도.2 is a circuit diagram of an error processing unit (EP) included in the FIG. 1 system.

제3도는 제1도 시스템에 포함된 신드롬(syndrome) 발생회로(SG)에 의해 에러가 검출되지 않을 때, 제2도의 에러처리 유니트의 동작을 설명하기 위한 시간 관계도.3 is a time relationship diagram for explaining the operation of the error processing unit of FIG. 2 when no error is detected by the syndrome generating circuit SG included in the FIG.

제4도는 비트 에러가 제1판독 동작에서는 검출되고, 제2 제3판독 동작에서는 검출되지 않을 때, 제2도의 에러처리유니트의 동작을 설명하기 위한 시간 관계도.4 is a time relationship diagram for explaining the operation of the error processing unit of FIG. 2 when a bit error is detected in the first read operation but not in the second third read operation.

제5도는 제1판독 동작에서 한 비트(BIT) 에러가 검출될 때와, 제2판독 동작에서의 에러 비트와 제1판독 동작에서의 에러 비트가 일치할 때를 도시한 시간 관계도.5 is a time relationship diagram showing when a bit error is detected in the first read operation and when the error bit in the second read operation coincides with the error bit in the first read operation.

제6도는 제2도의 에러 처리 유니트(EP)에 의해 실시된 대체동작을 설명하기 위한 시간 관계도.6 is a time relationship diagram for explaining the replacement operation performed by the error processing unit EP of FIG.

제7도에서 제13도는 각각 데이타 정정회로(DC), 신드롬 기억장치(SM), 기억 데이타 선정회로(WS), 판독데이타 선정회로(RS), 멀티플렉서(multiplexer)(MPX), 번지선정회로(AS), 시동신호선정회로(SS)로서 모두 제1도 시스템에 포함된 논리회로도.7 to 13 show a data correction circuit DC, a syndrome storage device SM, a memory data selection circuit WS, a read data selection circuit RS, a multiplexer MPX, and a address selection circuit, respectively. AS) and a logic circuit diagram included in the system of FIG. 1 as a start signal selection circuit (SS).

제14도는 본 발명의 다른 일실시예에 따르는 데이타 처리시스템의 개요를 도시한 블럭 다이어그램.14 is a block diagram showing an overview of a data processing system according to another embodiment of the present invention.

제15도는 제14도 시스템에 포함된 대체 동작제어 회로(TC)도.FIG. 15 is an alternative motion control circuit TC included in the FIG. 14 system.

제16도는 제14도의 시스템의 점검동작을 설명하기 위한 유통도.FIG. 16 is a flow chart for explaining the checking operation of the system of FIG.

제17도는 제14도의 시스템에서 단일 비트 에러 처리 루우틴을 설명하기 위한 유통도.FIG. 17 is a flow diagram illustrating a single bit error handling routine in the system of FIG. 14. FIG.

제18도는 제14도의 시스템에서 2중 비트 에러 처리 루우틴을 설명하기 위한 유통도.FIG. 18 is a flow diagram illustrating a double bit error processing routine in the system of FIG. 14. FIG.

본 발명은 에러(error) 처리장치를 갖춘 데이타 처리 시스템에 관한 것으로 특히 주 기억장치에 에러가 발생할 대 대체 기억 장치가 주 기억장치를 대신하여 사용되는 데이타 처리 시스템에서의 에러처리 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a data processing system having an error processing apparatus, and more particularly, to an error processing system in a data processing system in which an alternative storage device is used in place of the main storage device when an error occurs in the main storage device.

콤퓨터와 같은 데이타 처리 시스템은 주로 데이타를 축적하기 위한 주 기억장치와 데이타 처리 유니트를 포함한다.A data processing system such as a computer mainly includes a main memory and a data processing unit for accumulating data.

데이타 처리 유니트는 주 기억장치를 호출하여 주 기억장치의 데이타를 판독한다. 이 판독 데이타를 사용함으로 데이타 처리 유니트는 데이타를 처리한다. 데이타 처리를 정확히 실시하기 위하여, 주 기억장치로 부터 데이타 처리 유니트에 공급된 데이타는 정확해야 한다. 그러나 주 기억장치에서는 하드(hard)에러 또는 소프트(soft)에러가 발생할 것이다. 하드에러는 주 기억장치 부분의 완전 파손으로 인하여 발생된다.The data processing unit calls main storage to read data in the main storage. By using this read data, the data processing unit processes the data. In order to perform data processing correctly, the data supplied from the main storage to the data processing unit must be correct. But in main memory, hard or soft errors will occur. Hard errors are caused by complete failure of main memory.

소프트 에러는 기억 소자내에 알파입자 또는 내전압 변화 때문에 발생한다. 이 하드 및 소프트 에러를 피하기 위하여 일반적으로 데이타 처리 시스템에 에러 정정회로를 제공한다.Soft errors occur because of alpha particles or breakdown voltage changes in the memory device. In order to avoid this hard and soft error, an error correction circuit is generally provided in the data processing system.

에러 정정회로의 한가지 예로서 잘 알려진 SEC-DED(단일 에러 정정-2중 에러 검출) 회로가 있다. SEC-DED에 의하면, 주 기억장치에서 비트선이나 워어드(word)선의 비트 에러가 정정 데이타를 재기록함으로서 정정될 수 있으나, 주 기억장치에서 비트선이나 워어드 선상에 둘 또는 그 이상의 비트 에러는 정정할 수가 없다. 둘 또는 그 이상의 비트 에러가 검출되면 데이타 처리 장치는 정지 상태로 된다.One example of an error correction circuit is the well-known SEC-DED (Single Error Correction-2 Double Error Detection) circuit. According to SEC-DED, a bit error of a bit line or a word line in the main memory can be corrected by rewriting the correction data, but two or more bit errors on the bit line or word line in the main memory are corrected. It cannot be corrected. If two or more bit errors are detected, the data processing device is stopped.

다른 유사한 에러 정정 회로에서도 정정가능 에러는 역시 정정되고, 정정불능 에러는 검출되면 시스템을 정지 상태로 한다.In other similar error correction circuits, correctable errors are also corrected, and if an uncorrectable error is detected, the system is stopped.

소프트에러는 주 기억장치의 기억 소자에 저장된 데이타의 극의 급작스럽 반전이다. 그러므로 소프트에러는 정정 데이타를 기억 소자대로 재기록함으로 정정되어질 수 있다.A soft error is a sudden inversion of the polarity of the data stored in the memory element of the main memory. Therefore, the software error can be corrected by rewriting the correction data into the storage element.

그러나 예로서 최근에 주 기억장치의 각 소자의 크기가 감소됨으로 주 기억장치의 기억 용량은 점점 더 증가된다. 이 기억 소자의 크기 감소로 인하여, 알파입자로 인한 소프트 에러의 발생 가능성은 증가할 것이다.However, for example, as the size of each element of the main memory device has recently been reduced, the storage capacity of the main memory device is gradually increased. Due to the size reduction of this memory element, the possibility of soft errors due to alpha particles will increase.

제품 재료로 부터 방사되는 이들 알파입자는 반도체 기억 소자의 동적 접속점을 일시적으로 마비시킨다.These alpha particles emitted from the product material temporarily paralyze the dynamic junctions of the semiconductor memory device.

그러므로 에러 정정회로의 기능에도 불구하고 소프트 에러의 증가로 인해 정정불능 에러 발생 가능성도 증가되어진다. 결과적으로 시스템의 정지 상태 가능성도 증가한다.Therefore, despite the function of the error correction circuit, the possibility of occurrence of an uncorrectable error also increases due to an increase in the soft error. As a result, the likelihood of a stationary state of the system also increases.

이러한 시스템의 정지상태 발생 가능성을 감소시키기 위하여, 데이타 처리 유니트가 주 기억장치를 호출하기 전에 에러를 제거하는 것이 고려되어진다. 이 목적으로 데이타 처리 시스템은 에러 처리 유니트와 대체 기억장치를 그 이상으로 포함한다. 이 에러처리 유니트는 데이타 처리유니트가 주기억을 호출하지 않을 때 주 기억장치를 호출할 수 있다. 주 기억장치에 저장된 데이타의 정정은 에러 처리 유니트에 의하여 점검된다. 저장된 데이타에 하나 또는 그 이상의 에러가 있다면 이 에러는 여러 유니트에 의하여 분석되어진다. 이 분석의 결과로서 에러가 정정 불능하다면 대체 기억장치에 정정 데이타가 저장되어 진다.In order to reduce the likelihood of a quiescent state of such a system, it is considered to eliminate the error before the data processing unit calls main memory. For this purpose, the data processing system further includes an error processing unit and alternate storage. This error processing unit can call main memory when the data processing unit does not call the main memory. Correction of data stored in the main storage is checked by an error processing unit. If there is one or more errors in the stored data, these errors are analyzed by several units. If the error is uncorrectable as a result of this analysis, the correction data is stored in the replacement memory.

그때에 대체 기억에 저장된 정정 데이타는 에러처리 유니트의 동작 종료 후 처리되는 데이타에 사용된다 이 시스템에 의하여 정정 가능에러는 데이타 처리 유니트가 주 기억장치를 호출하기 전에 제거되어진다. 그러므로 시스템의 정지 발생 가능성은 감소될 것이다. 그러나 SCE-DED 회로에서 데이타 처리 유니트가 주기억을 호출하는 동안 정정 불능 에러가 발생할 때는 시스템의 정지 상태가 아직 발생한다.The correction data stored in the replacement memory at that time is used for the data processed after the operation of the error processing unit is terminated. Correctable errors by this system are eliminated before the data processing unit calls the main storage. Therefore, the likelihood of a system shutdown will be reduced. However, when an uncorrectable error occurs while the data processing unit calls the main memory in the SCE-DED circuit, the system still state occurs.

예로서 SEC-DED 회로가 에러 정정 회로로서 사용될 때 데이타 처리되는 시간 동안 둘 또는 그 이상의 하드 비트 에러가 발생될 때 뿐만 아니라 둘 또는 그 이상의 소프트 비트 에러가 발생될 때, 또 하드 비트에러와 하나 또는 그 이상의 소프트 비트 에러의 화가 발생할 때, 또 비스트 에러와 하나의 소프트 에러의 화가 발생될 때, 이 정정불능 에러가 발생되어진다.For example, when a SEC-DED circuit is used as an error correction circuit, when two or more hard bit errors occur as well as when two or more soft bit errors occur during the time of data processing, another hard bit error and one or When more soft bit error occurs, and when a beast error and one soft error occur, this uncorrectable error occurs.

버스트(burst) 에러는 주 기억장치의 하나 또는 그 이상의 칩(chip)에서 복수의 기억소자의 하드에러를 의미한다.Burst error refers to a hard error of a plurality of memory elements in one or more chips of main memory.

따라서 본 발명의 제1의 목적은 데이타 처리 동안 하드에러와 소프트 에러의 화에 기인하거나, 비스트 에러와 소프트 에러의 화에 기인하 시스템 정지 상태를 탈피하는 데이타 처리 장치를 제공하는 것이다.It is therefore a first object of the present invention to provide a data processing apparatus which avoids a system stop state due to hardening of soft and soft errors during data processing, or due to hardening of beast errors and soft errors.

본 발명의 제2의 목적은 하드에러가 발생될 때 사용되는 대체 기억 장치와 주 기억장치를 갖는 데이타 처리 장치를 제공하는 것이다.It is a second object of the present invention to provide a data processing apparatus having an alternate memory device and a main memory device used when a hard error occurs.

본 발명의 제3의 목적은 종래 기술에 의한 대체 기억 장치의 크기를 감소시킨 대체 기억 장치를 포함한 데이타 처리 시스템을 제공하는 것이다.It is a third object of the present invention to provide a data processing system including a replacement memory device having reduced size of the replacement memory device according to the prior art.

본 발명에 따르면 주 기억장치와, 주 기억장치에 저장된 데이타를 처리하는 데이타 처리 유니트와 상기 주 기억으로부터 판독된 에러 데이타를 처리하기 위한 에러 처리 유니트와 여기에서 상기 데이타 처리 유니트는 에러 처리 유니트가 상기 주 기억장치를 호출하고 있는 시간 동안 주 기억장치를 호출하는 것이 중단되고 상기 에러 처리 유니트는 상기 주 기억장치에서 판독된 에러 데이타를 저장하기 위한 에러 기억 수단을 포함하고, 에러 데이타의 기억 수단을 통지하기 위한 통지 수단과 상기 주 기억 장치에서 판독된 데이타에서 에러 데이타가 검출될 때 정정된 데이타를 출력시키기 위해 주 기억 장치로부터 판독된 데이타를 정정하는 데이타 정정 수단과 에러 처리 수단의 제어하에 정정된 데이타를 기억하는 대체 기억 장치로 구성되는 데이타 처리 시스템에서 더우기 상기 데이타 처리 시스템은 에러 기억 수단에 기억된 에러 데이타에 응하여 상기 에러 처리 유니트가 상기 주 기억 장치를 호출해야 하는지 아닌지를 결정하기 위해 에러 처리 유니트에 포함된 호출결정 수단과 주 기억 장치로부터 판독된 에러 데이타를 분석하기 위한 에러 분석 수단과 상기 에러 분석 수단에 의한 분석의 결과에 응하여 정정 데이타가 대체 기억 장치에 기억되는지 아닌지를 결정하는 대체 동작 제어 수단과 에러 처리 유니트에 의한 동작 종료 후 대체 기억 장치에 기억된 정정 데이타를 데이타 처리 유니트에 전달하는 데이타 스윗칭 수단과를 포함하는 데이타 처리 시스템이 제공된다.According to the present invention, a main memory, a data processing unit for processing data stored in the main memory, an error processing unit for processing error data read from the main memory, and wherein the data processing unit is an error processing unit; The call to the main storage is interrupted during the time of calling the main storage and the error processing unit includes error storage means for storing the error data read from the main storage, and notifies the storage means of the error data. The data corrected under the control of the error correction means and the data correction means for correcting the data read from the main memory for outputting the corrected data when the error data is detected in the data read in the main memory. Consisting of alternate storage devices to remember Further in the processing system, the data processing system is configured to determine whether or not the error processing unit should call the main storage device in response to the error data stored in the error storage means and the main storage device included in the error processing unit. Error analysis means for analyzing the error data read from the error control means, and in response to the result of the analysis by the error analysis means, after completion of the operation by the replacement operation control means and the error processing unit, which determine whether or not the correction data is stored in the replacement storage device. A data processing system is provided that includes data switching means for transferring correction data stored in an alternative storage device to a data processing unit.

본 발명에 따르면 에러 처리유니트(EP)가 그 이상으로 계수기(CNTO)를 구성하여, 설정 주파수를 갖고 에러 처리를 시동하는 데 사용되는 점검 시동 신호를 발생하는 데이타 처리 시스템이 제공된다.According to the present invention, there is provided a data processing system in which an error processing unit EP constitutes a counter CNTO more than that, and generates a check start signal which is used to start error processing with a set frequency.

또한 본 발명에 의하면 점검 시동신호가 또한 대체 동작이 행해질 때 발생되는 데이타 처리 시스템이 제공된다.The invention also provides a data processing system in which a check start signal is also generated when a replacement operation is performed.

본 발명에 의하면 에러처리 유니트(EP)가 그 이상으로 제1수단을 포함하여 에러 데이타가 정정가능 에러인지 정정 불능 에러인지를 인지하는 데이타 처리 시스템이 제공된다.According to the present invention, there is provided a data processing system in which the error processing unit (EP) further includes a first means for recognizing whether the error data is a correctable error or an uncorrectable error.

본 발명에 의하면 호출결정 수단(FF₃, FF₄, FF₅)이 그 이상으로 제2수단을 포함하여 제1수단이 에러데이타를 정정 가능 에러로서 인지할 때 주기억을 호출하는 데이타 처리 시스템이 제공된다.According to the present invention, there is provided a data processing system for calling the main memory when the call determining means (FF ₃ , FF ₄ , FF ₅ ) further includes the second means and the first means recognizes the error data as a correctable error. do.

본 발명에 의하면 에러분석 수단(SM)이 이전 판독 데이타와 현판독 데이타를 비교하여 이들 데이타가 서로 일치할 때 일치 신호를 출력시키는 비교 수단을 포함하는 데이타 처리 시스템이 제공된다.According to the present invention, there is provided a data processing system including comparison means for the error analysis means SM to compare previous read data and current read data and output a match signal when these data match each other.

본 발명에 의하면 대체 동작 제어 수단(FF₆, FF₇)은 대체동작 제아 수단이 일치 신호를 받았을 때 대체기억(MA)에서 정정된 데이타를 저장하기 위한 제어 수단을 포함하는 데이타 처리 시스템이 제공된다.According to the present invention, the alternative motion control means FF ₆ and FF ₇ are provided with a data processing system including control means for storing data corrected in the alternative memory MA when the alternative motion control means receives a coincidence signal. .

본 발명에 의하면 주 기억 장치(M)과 주 기억 장치(M)에 기억된 데이타를 처리하기 위한 데이타 처리 유니트(A)와 주 기억 장치로부터 판독된 에러 데이타를 처리하기 위한 마이크로 콤퓨터와, 상기 데이타 처리 유니트(A)는 마이크로 콤퓨터(140)가 주 기억 장치(M)을 호출하고 있는 시간 동안 주 기억 장치(M)의 호출을 금지하며, 상기 마이크로 콤퓨터(140)는 주 기억 장치(M)로 부터 판독된 에러 데이타를 기억하기 위한 에러 기억 수단을 포함하고, 에러 데이타가 주 기억 장치(M)로 부터 판독된 데이타에서 검출된 때 정정된 데이타를 출력시키기 위해 주 기억 장치(M)로 부터 판독된 데이타를 정정하는 데이타 정정수단(DC)과, 마이크로 콤퓨터의 제어하에 정정된 데이타를 기억하기 위한 대체 기억 장치(MA)와로 구성되는 데이타 처리 시스템에서 상기 데이타 처리 시스템은 더우기 마아크로 콤퓨터가 에러 기억 수단에 기억된 에러 데이타에 응하여 주 기억 장치를 호출하는지 안 하는지를 결정하기 위한 마이크로 콤퓨터를 포함하는 호출 결정 수단과, 주 기억 장치(M)로 부터 판독된 여러 데이타를 분석하기 위한 에러 분석 수단(SM)과, 에러 분석 수단(MA)에 의한 분석의 결과에 응하여 정정된 데이타가 대체 기억 장치에 기억되어질 것인지 또는 아닌지를 결정하기 위한 대체 동작 제어 수단과, 대체 기억 장치(MA)에 저장된 정정된 데이타를 데이 타처리 유니트(A)에 전달시키기 위한 데이타 스윗층 수단(RS)과를 포함하는 데이타 처리 시스템이 제공된다.According to the present invention, a data processing unit (A) for processing data stored in the main storage device (M) and the main storage device (M), a microcomputer for processing error data read out from the main storage device, and the data The processing unit A prohibits the call of the main memory device M during the time when the microcomputer 140 calls the main memory device M, and the microcomputer 140 returns to the main memory device M. Error storage means for storing the error data read from the data, and reading from the main storage device M to output the corrected data when the error data is detected in the data read from the main storage device M; The data processing system in a data processing system comprising data correction means (DC) for correcting the corrected data, and a replacement memory (MA) for storing the corrected data under the control of a microcomputer. The system furthermore comprises a call determination means comprising a microcomputer for determining whether or not the microcomputer calls the main memory in response to the error data stored in the error storage means, and the various readings from the main memory M; Error analysis means SM for analyzing data, alternative operation control means for determining whether or not corrected data is to be stored in an alternative storage device in response to the result of the analysis by the error analysis means MA; A data processing system is provided that includes data upper layer means RS for transferring corrected data stored in the storage device MA to the data processing unit A.

본 발명에 따르는 데이타 처리 장치에서 2가지 형태의 동작이 있다. 제1형태는 에러 처리 유니트가 정상 과정에서 주 기억 장치를 호출할 때의 경우이다. 이 형태에서 주 기억 장치에 저장된 데이타는 데이타유니트가 주 기억 장치를 호출하기 전에 에러 정정회로에 의해 주기적으로 점검된다.There are two types of operations in the data processing device according to the present invention. The first form is the case when the error processing unit calls the main memory device in the normal process. In this form, the data stored in the main memory is periodically checked by the error correction circuit before the data unit calls the main memory.

제2형태는 데이타 처리 유니트가 주 기억 장치를 호출하는 시간 동안 에러를 발생시킬 때의 경우이다.The second form is the case when the data processing unit generates an error during the time of calling the main storage device.

이 제2형태에서 데이타 처리 유니트는 주 기억 장치를 호출하는 것이 중단되어 제어권이 데이타 처리 유니트에서 에러 처리 유니트로 이전된다. 이 두가지 형태에서 데이타 처리 유니트는 주 기억 장치의 호출이 금지된다.In this second form, the data processing unit stops invoking main storage so control is transferred from the data processing unit to the error processing unit. In both forms, the data processing unit is prohibited from calling main memory.

두 가지 형태의 동작에서 에러가 에러 정정회로에 의해 주 기억 장치의 번지에 대하여 검출되지 않을 때는 주 기억 장치의 다음 번지가 점검된다. 에러가 검출될 때, 그리고 이 에러가 에러 정정회로에 의하여 정정될 때 다음 2가지 동작(1)(2)의 하나가 선정되어진다.In both types of operation, when no error is detected for the address of the main memory by the error correction circuit, the next address of the main memory is checked. When an error is detected and when this error is corrected by the error correction circuit, one of the following two operations (1) (2) is selected.

(1) 에러가 검출된 주 기억 장치의 동일 번지내로 정정 데이타를 재기록한 후, 에러 처리 유니트가 다시 동일 번지를 호출한다.(1) After rewriting the correction data into the same address of the main memory device in which an error is detected, the error processing unit calls the same address again.

(가) 동일 에러가 검출된다면 에러는 주 기억 장치의 하드 에러로서 인식되고(A) If the same error is detected, the error is recognized as a hard error in main memory

(나) 에러가 검출되지 않는다면 이전 검출된 에러는 소프트 에러로서 인식된다.(B) If no error is detected, the previously detected error is recognized as a soft error.

(2) 에러 유니트가 이 에러번지와 인접한 복수의 번지를 호출한다. 그때에(2) The error unit calls several addresses adjacent to this error address. Then

(가) 동일 에러가 에러 처리 유니트에 의해 검출된면 이들 에러는 버스트 에러로서 인식된다.(A) If the same error is detected by the error processing unit, these errors are recognized as burst errors.

(나) 동일 에러가 검출된지 않는다면 이미 검출된 에러는 소프트 에러로서 인식된다.(B) If the same error is not detected, the already detected error is recognized as a soft error.

이 두가지 형태의 동작에서 정정 불능 에러가 검출될 때 다음 두가지 동작(3)(4)의 하나가 선정된다.When an uncorrectable error is detected in these two types of operations, one of the following two operations (3) (4) is selected.

(3) 에러 처리 유니트로부터 데이타 처리 유니트로 제어권이 이전된 후, 정정불능 에러는 정지 상태를 초래하기 때문에 에러 처리 유니트는 정정 불능 에러를 무시한다.(3) After the control right is transferred from the error processing unit to the data processing unit, the error correction unit ignores the uncorrectable error because an uncorrectable error causes a stop condition.

(4) 다시 에러 처리 유니트는 에러가 검출된어진 동일 번지를 호출한다. 그때에(4) The error processing unit again calls the same address where the error was detected. Then

(가) 동일 에러가 검출된면 이 에러는 정정 불능한 하드 에러로서 인식된다.(A) If the same error is detected, this error is recognized as an uncorrectable hard error.

(나) 에러가 검출된지 않는다면 이전 검출된 정정 불능 에러는 소프트 에러로서 인식된다.(B) If no error is detected, the previously detected uncorrectable error is recognized as a soft error.

에러가 상기에서 언급한 바와 같이 하드 에러, 소프트 에러 또는 버스트 에러로서 인식된 후, 에러 처리 유니트는 하기 세가지 방법(5)-(7)의 하나로서 대체 기억장치를 제어한다.After the error is recognized as a hard error, soft error or burst error as mentioned above, the error processing unit controls the replacement memory as one of the following three methods (5)-(7).

(5) 에러 비트 데이타는 에러가 정정가능 하드 에러로서 인식될 때 대체 기억 장치에 정정되고 기억된다(5) The error bit data is corrected and stored in the replacement memory when the error is recognized as a correctable hard error.

(6) 에러 비트 데이타는 에러가 정정 가능한 버스트 에러로서 인식될 때 대체 기억 장치에 정정되고 기억된다.(6) Error bit data is corrected and stored in the replacement memory when the error is recognized as a correctable burst error.

(7) 에러 비트 데이타는 에러가 정정 가능한 하드에러 또는 정정 가능한 버스트 에러로서 인식될 때만 대체 기억 장치에 정정되고 기억된다.(7) Error bit data is corrected and stored in the replacement memory only when the error is recognized as a correctable hard error or a correctable burst error.

에러가 대체 기억 장치에 정정되고 기억되거나, 소프트 에러 또는 정정 불능한 하드 에러로서 인식된 후 제어권은 에러 처리 유니트로부터 데이타 처리 유니트로 전달된다. 그때에 데이타 처리 유니트는 주 기억장치를 점유한다. 이후에 대체 기억 장치에 기억된 정정 데이타는 스윗칭 동작에 의해 주 기억 장치에 기억된 에러 데이타 대신에 사용된다.The control right is transferred from the error processing unit to the data processing unit after the error is corrected and stored in the replacement memory, or recognized as a soft error or an uncorrectable hard error. At that time the data processing unit occupies main memory. The correction data stored in the replacement memory later is used in place of the error data stored in the main memory by the switching operation.

하기에서 첨부된 도면에 의거하여 본 발명은 상세히 설명한다.On the basis of the accompanying drawings in the following the present invention will be described in detail.

제1도는 본 발명의 일실시예에 따로는 데이타 처리 장치로서 주로 중앙처리 유니트와 같은 데이타 처리유니트(A)와 기억 저장 유니트(B)로 구성된다. 기억 저장 유니트(B)는 주 기억 장치(M)와 대체 기억장치(MA)를 포함한다.1 is a data processing apparatus according to one embodiment of the present invention, and is mainly composed of a data processing unit A such as a central processing unit and a storage storage unit B. FIG. The storage storage unit B includes a main storage device M and a replacement storage device MA.

주 기억 장치(M)는 데이타 비트 저장 부분(MD)과 검사 비트 저장 부분(MC)을 구성한다.The main memory device M constitutes a data bit storage portion MD and a check bit storage portion MC.

기억 장치 유니트(B)는 또한 주 기억 장치(M)로부터 데이타 판독을 정정하는 판독 데이타 정정 회로(DC)을 포함한다.The storage unit B also includes a read data correction circuit DC for correcting the data read from the main memory M. FIG.

이 유니트(B)는 또한 데이타 처리 유니트(A)로부터 선(l₁)은 통하여 전달되는 데이타와 판독 데이타 정정 회로(DC)로부터 선(l₉)을 통하여 전달되는 데이타를 받아들여, 선택회로(WS)의 입력으로서 이들 선(l₁) 과 (l₉)의 하나를 선택함에 의해 주 기억 장치(M)와 대체 기억 장치(MA)로 읽혀지는 데이타를 선택하는 기록 데이타 선택회로(WS)를 포함한다. 기록 데이타 선택회로(WS)의 출력선(l₂)은 데이타 저장부분(MD)과 검사 비트 발생회로(CG)와 멀티플렉서(multiplexer)(MPX)의 제1입력에 연결된다. 멀티플렉서(MPX)의 제2입력은 선(l₃)을 통하여 검사 비트 발생 회로(CG)의 출력에 연결된다.The unit (B) also accepts the data transferred from the data processing unit (A) via the line (l ₁ ) and the data transferred from the read data correction circuit (DC) via the line (l ₉ ), and thus the selection circuit ( By selecting one of these lines (l ₁ ) and (l ₉ ) as inputs to the WS, a write data selection circuit WS for selecting data to be read into the main memory M and the replacement memory MA is provided. Include. The output line l ₂ of the write data selection circuit WS is connected to the data storage portion MD, the check bit generation circuit CG and the first input of the multiplexer MPX. The second input of the multiplexer MPX is connected to the output of the check bit generation circuit CG via line l ₃ .

이 검사비트 발생회로(CG)는 기록 데이타 선정회로(WS)로부터 선(l₂)을 통해 전달된 데이타를 사용함에 의해 데이타 비트의 에러 데이타를 정정하는 데 사용하는 검사비트를 발생한다.This check bit generating circuit CG generates a check bit used to correct error data of the data bit by using the data transferred from the write data selecting circuit WS through the line l ₂ .

이 발생된 검사비트는 선(l₃)을 통해 멀티플렉서(MPX)에 전달될 뿐 아니라 검사비트 저장 부분(MC)에 기록되어진다.The generated check bits is recorded on the line (l ₃₎ a multiplexer (MPX) check bit storage section (MC) as well as to be passed through the.

멀티플렉서(MPX)는 멀티플렉서(MPX)의 입력으로서 이들 선(l₂)(l₃)의 하나를 선정하여 대체 기억 장치에 기록되어진다.The multiplexer MPX selects one of these lines l ₂ (l ₃ ) as an input of the multiplexer MPX and is recorded in the replacement memory device.

대체 기억 장치가 사용되지 않을 때, 데이타비트 저장부분(MD)에 저장된 데이타와 검사비트 저장부분(MC)에 저장된 검사비트는 돌출되고, 각각 선(l₄)(l₅)을 통하여 전달되어, 판독 데이타 선택회로(RS)와 선(l₆)을 통해 판독 데이타 정정회로(DC) 및 신드롬 발생회로(SG)에 전달된다.When the replacement memory is not used, the data stored in the data bit storage portion MD and the check bit stored in the check bit storage portion MC are projected and transmitted through the lines l ₄ and l ₅ , respectively. The data is transmitted to the read data correction circuit DC and the syndrome generating circuit SG through the read data selection circuit RS and the line ₁₆ .

이 신드롬 발생회로(SG)는 신드롬 패턴을 발생하고, 신드롬 패턴의 사용에 의해 판독 데이타에서 한 비트 에러가 검출되면, 에러 신드롬 신호가 선(l₇)을 통해, 제1어해록기 (DEC)(①)에 전달된다. 이 해독기(DEC)는 (①) 에러 비트의 위치를 결정하고 선(l₈)을 거쳐 판독 데이타 정정회로(DC)에 에러 비트의 위치를 지시하는 신호를 전달시킨다. 이 판독 데이타 정정 회로(DC)는 제1해독기(DEC)(①)로부터 이 신호를 사용함으로 판독 데이타를 정정한다. 그리고 이 정정된 데이타는 선(l₉)을 통해 데이타 처리 유니트(A)에 전달된다. 신드롬 발생회로(SG)로부터의 에러 신드롬 출력은 또한 선(l₇)을 통해 신드롬 기억회로(SM)에 전달된다. 이 신드롬 기억회로(SM)는 비교기(제1도에 도시하지 않음)를 포함하여, 다음 독출 동작에 발생하는 에러 신드롬과 저장된 에러 신드롬을 비교한다.The syndrome generating circuit SG generates a syndrome pattern, and if a bit error is detected in the read data by the use of the syndrome pattern, the error syndrome signal is transmitted through the line l ₇ to form the first word decoder DEC. It is delivered to (①). The decoder (DEC) is (①) thus determines the position of the error bit and transfers a signal indicating the location of erroneous bits in the read data correcting circuit (DC) via a line (l _8). The read data correction circuit DC corrects the read data by using this signal from the first decoder DEC 1). This corrected data is then transferred to the data processing unit A via line l ₉ . The error syndrome output from the syndrome generating circuit SG is also transmitted to the syndrome memory circuit SM via line l ₇ . This syndrome memory circuit SM includes a comparator (not shown in FIG. 1) to compare the error syndrome occurring in the next read operation with the stored error syndrome.

이 두개의 에러 신드롬이 일치할 때, 에러 신드롬은 신드롬 기억회로(SM)에서 대체 신드롬으로서 저장된다. 대체 신드롬은 신(l₁₆)을 통해 제2해독기에 전달되고 여기에서 대체되어질 비트의 위치가 결정된다. 그때에 제2해독기(DEC)(②)는 대체되어질 비트의 위치를 지시하는 신호를 발생한다. 제2해독기(DEC)(②)로 부터의 신호는 선(l₁₇)을 통해 멀티플렉서(MPX)의 제3입력과 독출 데이타 회로(RS)의 입력에 전달된다.When these two error syndromes coincide, the error syndrome is stored as a replacement syndrome in the syndrome storage circuit SM. The replacement syndrome is transmitted to the second decoder via scene (l ₁₆ ) where the position of the bit to be replaced is determined. At that time, the second decoder DEC (2) generates a signal indicating the position of the bit to be replaced. The signal from the second decoder DEC (②) is transmitted to the third input of the multiplexer MPX and the input of the read data circuit RS through the line l ₁₇ .

이 멀티플렉서(MPX)는 선(l₁₇)을 통해 전달된 데이타에 관련되어 입력으로서 두 선(l₂)(l₃)의 하나를 선정한다.This multiplexer MPX selects one of the two lines l ₂ (l ₃ ) as input in relation to the data passed through line l ₁₇ .

멀티플렉서(MPX)에 의해 선정된 데이타는 대체 기억장치(MA)에 기록된 데이타로서 사용된다. 대체 기억 장치(MA)의 출력은 선(l₁₅)을 통해 판독데이타 선택회로(RS)의 제4입력에 연결된다. 이 판독데이타 선택회로(RS)는 선(l₁₇)을 통해 전달된 데이타에 관련되어 선(l₁₅)에 의해 대체되어진 두 선(l₄)(l₅) 중 하나를 결정한다.The data selected by the multiplexer MPX is used as the data recorded in the replacement memory MA. The output of the replacement memory MA is connected to the fourth input of the read data selection circuit RS via line l ₁₅ . This read data selection circuit RS determines one of the two lines l ₄ (l ₅ ) replaced by the line l ₁₅ in relation to the data transferred through the line l ₁₇ .

또한 기억저장 유니트(B)는 에러 처리 유니트(EP)를 포함하여 에러를 처리하고 필요하다면 주 기억 장치에 의해 대체되어질 대체 기억 장치(MA)를 제어한다.The storage storage unit B also includes an error processing unit EP to handle the error and to control the replacement storage device MA to be replaced by the main storage device if necessary.

에러처리 유니트(EP)는 선정된 규칙적 과정에 따라 늘 주 기억 장치를 점검한다.The error processing unit (EP) always checks the main storage device according to the selected regular procedure.

그러나 본 발명의 일실시예에 따르는 에러처리 유니트(EP)는 데이타 처리 유니트(A)가 주 기억 장치를 점유하고 있는 시간 동안 에러가 신드롬 발생회로에 의해 판독 데이타에 검출되어질 때에는 언제나 주 기억 장치를 점검하기 시작한다. 에러처리 유니트(EP)가 주 기억 장치(M)를 점검하는 동안 에러처리 유니트(EP)는 선(l₂₅)을 통해 데이타 처리 유니트(A)에 전달되는 금지 신호를 발생하여 데이타 처리 유니트(A)는 주 기억 장치(M)를 호출하는 것이 금지되어진다.However, the error processing unit EP according to an embodiment of the present invention always stores the main memory device whenever an error is detected in the read data by the syndrome generating circuit during the time period in which the data processing unit A occupies the main memory device. Start checking. While the error processing unit EP checks the main storage device M, the error processing unit EP generates a prohibition signal transmitted to the data processing unit A via the line l ₂₅ so that the data processing unit A ) Is forbidden to call the main memory device (M).

에러가 신드롬 발생회로(SG)에 의하여 검출되어질 때, 에러 신드롬은 신드롬 기억회로(SM)에 저장되고 에러 정보 신호는 선(l₂₀)을 통하여 에러 처리 유니트(EP)에 전달된다. 그 때에 에러처리 유니트(EP)는 에러 정보 신호를 분석한다. 분석의 결과로서 에러가 정정 가능 에러로서 인정된다면 에러 처리 유니트(EP)는 선(l₂₄)을 통해 기록 데이타 선택회로(WS)의 제어 입력에 전달되는 기록 데이타 선택 제어신호를 발생한다. 기록 데이다 선택 제어신호에 응하여 기록 데이타 선택 회로(WS)는 그 입력으로서 선(l₉)을 선택한다. 동시에 에러 처리 유니트(EP)는 비트의 번지와 같은 번지 신호를 발생시킨다.When an error is detected by the syndrome generating circuit SG, the error syndrome is stored in the syndrome storage circuit SM and the error information signal is transmitted to the error processing unit EP via the line l ₂₀ . At that time, the error processing unit EP analyzes the error information signal. If the error is recognized as a correctable error as a result of the analysis, the error processing unit EP generates a write data selection control signal transmitted to the control input of the write data selection circuit WS via the line l ₂₄ . In response to the write data selection control signal, the write data selection circuit WS selects the line l ₉ as its input. At the same time, the error processing unit EP generates a bungee signal such as a bungee address.

이 번지 신호는 선(l₁₈), 번지 선정회로(AS), 선(l₁₂)을 통해 주 기억 장치(M)에 전달된다. 그 때에 판독 데이타 정정회로(DC)에 의해 정정되는 정정 데이타는 번지 신호를 사용하여 에러가 발생되는 주 기억장치의 동일 번지에 재기록된다.This address signal is transmitted to the main memory (M) through the line (l _18), address selection circuit (AS), the line (l _12). At that time, the correction data corrected by the read data correction circuit DC is rewritten to the same address of the main memory device in which an error occurs using the address signal.

그때에 에러 처리 유니트는 주 기억 장치를 점검한다. 점검의 결과 에러가 신드롬 발생회로(SG)에서 다시 검출되어 진다면 에러 정보신호는 에러처리 유니트(EP)에 다시 전달되고, 신드롬 기억(SM)에서 에러 신드롬이 미리 저장된 에러 신드롬과 비교되어진다.At that time the error processing unit checks the main memory. If an error is detected again in the syndrome generating circuit SG as a result of the check, the error information signal is transferred back to the error processing unit EP, and the error syndrome is compared with the error syndrome stored in advance in the syndrome storage SM.

에러 신드롬이 미리 저장된 에러 신드롬과 일치된다면 일치 신호는 선(l₂₁)을 통하여 에러 처리 유니트(EP)에 전달된다. 그때에 에러 처리 유니트(EP)는 선(l₂₀)(l₂₁)로부터의 신호를 분석한다.If the error syndrome matches the prestored error syndrome, the coincidence signal is transmitted to the error processing unit EP via line l ₂₁ . At that time, the error processing unit EP analyzes the signal from line l ₂₀ (l ₂₁ ).

분석의 결과로서 에러, 하드 에러로서 인식된다. 그때에 판독 데이타는 다시 데이타 정정회로(DC)에 의해 정정된다. 이 정정된 데이타는 기록 데이타 선택회로(WS), 선(l₂), 멀티플렉서(MPX), 선(l₁₄)을 통해 대체 기억장치(MA)에 전달되고 거기에 기록된다. 에러 데이타가 검사비트 데이타이라면, 정정된 데이타는 검사비트 발생회로(CG), 선(l₃), 멀티플렉서(MPX), 선(l₁₄)을 통해 대체 기억장치(MA)에 전달된다.It is recognized as an error or a hard error as a result of the analysis. At that time, the read data is corrected again by the data correction circuit DC. This corrected data is transferred to the alternative storage device MA via the write data selection circuit WS, line l ₂ , multiplexer MPX, line l ₁₄ and recorded therein. If the error data is check bit data, the corrected data is transferred to the replacement memory MA through the check bit generating circuit CG, line l ₃ , multiplexer MPX, and line l ₁₄ .

이후에 대체 기억 장치(MA)에 저장된 데이타는 주 기억 장치(M)에 저장된 비정정된 데이타를 사용하는 대신에 사용된다.The data stored in the replacement memory MA is then used instead of using the uncorrected data stored in the main memory M.

에러 신드롬이 미이 저장된 에러 신드롬과 일치하지 않는다면 이전 에러는 소프트 에러로서 인식된다.If the error syndrome does not match the stored error syndrome, the previous error is recognized as a soft error.

제2도는 제1도에서 에러 처리 유니트(EP)의 상세한 논리 회로도이다. 제2도에서 에러 처리 유니트는 계수기(CNTO, CNTI), AND 게이트 (AO-A12), OR 게이트(OR O-OR5), 반전기(No-N3), J-K 플립플롭(FFO-FF7), 미분회로(DO-D9), 최대번지 계수회로(MAX), 시프트 레지스터(SRO-SR2)를 포함한다. 주지할 것은 상기와 그 외의 회로는 잘 알려진 전류형 논리(current-Mode Logic) 기술에 의해 동작되어진다.FIG. 2 is a detailed logic circuit diagram of the error processing unit EP in FIG. In FIG. 2, the error processing unit includes counters CNTO and CNTI, AND gates AO-A12, OR gates OR O-OR5, inverters No-N3, JK flip-flop FFO-FF7, and derivatives. A circuit DO-D9, a maximum address counting circuit MAX, and a shift register SRO-SR2. Note that the above and other circuits are operated by well-known current-mode logic techniques.

그러므로 양 입력이 논리 "L"(낮음)일 때 AND 출력은 논리 "L"이다. 또한 적어도 하나의 입력이 논리 "H"(높음)일 때 OR 게이트의 출력은 H이다. 또한 각 J-K 플립플롭은 J입력이 논리 "L"일 때는 논리 "H"를 출력시키는 셋트(set)로 되고, K 입력이 논리 "L"일 때는 리셋트(reset)로 된다.Therefore, the AND output is logic "L" when both inputs are logic "L" (low). Also, the output of the OR gate is H when at least one input is logic "H" (high). Each J-K flip-flop is set to output a logic "H" when the J input is a logic "L", and a reset when the K input is a logic "L".

제3도는 신드롬 발생회로(SG)로 부터 선(l₂₀)을 통해 에러가 전달되지 않을 때 제2도의 에러처리 유니트의 동작을 설명하기 위한 시간 관계도이다. 도면 제1도, 제2도, 제3도를 참조하여 데이타 처리시스템의 동작을 상세히 설명한다.FIG. 3 is a time relationship diagram for describing an operation of the error processing unit of FIG. 2 when no error is transmitted from the syndrome generating circuit SG through the line l ₂₀ . 1, 2, and 3, the operation of the data processing system will be described in detail.

계수기(CNTO)는 선(103)(104)상에 클럭신호(HC)(LC)의 두가지 형태를 발생한다. 선(103)상에 클럭신호(HC)는 선(104)상의 클럭 신호보다 높다. 에러 처리 유니트(EP)가 정상 과정에서 동작될 때 선(104)상의 클럭신호(LC)에 의해 점검 동작이 시작된다. 대체 동작이 실시될 때 점검 동작은 선(103)상에 고주파 클럭신호(HC)에 의해 시작된다.The counter CNTO generates two types of clock signals HC and LC on the lines 103 and 104. The clock signal HC on the line 103 is higher than the clock signal on the line 104. The check operation is started by the clock signal LC on the line 104 when the error processing unit EP is operated in the normal process. When the replacement operation is performed, the check operation is started by the high frequency clock signal HC on the line 103.

정상 과정에서 선(l₂₁)상의 에러 일치 신호는 논리"H", 즉 제3도에 도시한 바와 같이 에러가 검출되지 않을 때 플립플롭(FF6)은 리세트되고 그 출력선(129)는 논리 "L"이 된다.In the normal process, the error coincidence signal on the line l ₂₁ is the logic " H ", that is, the flip-flop FF6 is reset and the output line 129 is logic when no error is detected as shown in FIG. It becomes "L".

그러므로 선(104)상의 클럭신호(LC)는 AND 게이트(A₁)와 OR 게이트(ORO)를 통해 플립플롭(FFo)의 J입력에 전달되어 FFO를 셋트로 하여 그 출력선(106)을 논리 "H"로 한다. FFO의 출력선(106)은 선(l₂₅에 연결된다.Therefore, the clock signal LC on the line 104 is transmitted to the J input of the flip-flop FFo through the AND gate A ₁ and the OR gate ORO to set the FFO to logic the output line 106. It is set as "H". The output line 106 of the FFO is connected to line l ₂₅ .

선(l₂₅)의 논리 "H"는 데이타 처리 유니트(A)(제1도)가 주 기억 장치를 호출하는 것을 금지한다. 데이타 처리 유니트(A)에서 그억 요청 신호(MREQ)가 제3도에 도시한 바와 같이 발생한다. 기억 요청 신호(MREQ)는 늘 기억 시동 신호(MRST)로서 데이타 처리 유니트(A)로부터 출력되어진다. 각 기억 시동 신호(MRST)의 상승단에 의해 기억 주기의 시간(TM)을 갖은 기억 클럭신호(MC)가 발생된다. 그러나 기억 시동 신호(MRST)가 출력되는 것을 금할 때, 대응 기억 클럭신호는 발생하지 않고 이 경우 점검 클럭신호(PT)가 다음과 같이 발생한다.The logic " H " of line l ₂₅ prohibits the data processing unit A (FIG. 1) from calling the main storage device. In the data processing unit A, the memory request signal MREQ is generated as shown in FIG. The memory request signal MREQ is always output from the data processing unit A as the memory start signal MRST. The rising end of each memory start signal MRST generates a memory clock signal MC having a time TM of a memory cycle. However, when the memory start signal MRST is prohibited from being output, the corresponding memory clock signal does not occur and in this case the check clock signal PT is generated as follows.

반전 출력선(105)에 반전된 클럭신호가 시프트 레지스터(SRO)에 인가된다. 이 시프트 레지스터(SRO)에서, 선(105)의 반전된 클럭신호는 대략 한 기억 주기의 선정 시간에 의해 지연된다. 이 지연은 기억주기의 종결 후에 선(107)상의 점검 시동 신호로서 사용될 선(105)상의 반전된 클럭신호를 필요로 한다. 선(105)상의 클럭신호는 지연되어, OR 게이트(OR1)를 통해 시프트 레이스터에 전달되어 점검 시동 신호로서 사용된다. 이 시프트 레지스터(SR1)는 선(109)상에 신호를 발생하며 반전기(NO)에 의해 반전되고, 출력선(110)상에 제1판독 동작 시동 신호(Ro)를 형성한다. 이 신호(Ro)는 선(l₁₉)(제1도)를 통해 시동 신회 선택회로(SS)에 전달된다.The clock signal inverted to the inverted output line 105 is applied to the shift register SRO. In this shift register SRO, the inverted clock signal of the line 105 is delayed by a predetermined time of approximately one storage period. This delay requires an inverted clock signal on line 105 to be used as a check start signal on line 107 after the end of the storage period. The clock signal on the line 105 is delayed and transmitted to the shift raster through the OR gate OR1 and used as the check start signal. The shift register SR1 generates a signal on the line 109 and is inverted by the inverter NO, and forms a first read operation start signal Ro on the output line 110. This signal Ro is transmitted to the starting locomotion selection circuit SS through line l ₁₉ (FIG. 1).

선(107)상의 점검 시동 신호는 또한 반전기(N1)를 통해 플립플롭(FF1)에 전달되어 플립플롭(FF1)을 셋트시킨다.The check start signal on line 107 is also passed to flip-flop FF1 through inverter N1 to set flip-flop FF1.

FF1의 출력 신호는 선(l₂₃)(제1도)을 통해 번지 신호 선택회로(AS)와 시동 신호 선택회로(SS)에 전달된다.The output signal of FF1 is transmitted to the address signal selection circuit AS and the start signal selection circuit SS through the line l ₂₃ (FIG. 1).

선(107)상의 점검 시동 신호는 또한 OR 게이트(OR5)를 통해 계수기(CNT1)에 전달된다.The check start signal on line 107 is also transmitted to counter CNT1 via OR gate OR5.

그때에 계수기(CNT1)는 번지신호 TAO로부터 TA(P-1)을 발생하여 선(l₁₈)을 통해 번지신호 선택회로(AS)(제1도)에 전달된다. 그때에 회로(SS)는 신호(Ro)를 선택하고, 회로(AS)는 신호(TAO∼TA(P-1))를 선택한다. 그리고 제1판독 동작이 번지신호(AO∼A(P-1))에 의해 저장된 주 기억 장치의 번지에 대하여 실행되어진다.At that time counter CNT1 generates TA (P-1) from address signal TAO and is transmitted to address signal selection circuit AS (FIG. 1) via line ₁₁ . At that time, the circuit SS selects the signal Ro, and the circuit AS selects the signals TAO to TA (P-1). Then, the first read operation is performed on the address of the main memory device stored by the address signals AO to A (P-1).

제1판독 동작에서 한 비트에러가 검출되지 않을 때, 선(l₂₀)의 레벨은 논리 "H"가 되고 탐색형 플립플롭(FF2)은 세트되지 않는다. 이 상태에서 시프트 레지스터(SR1)는 제1판독 동작 시동 신호(Ro)를 발생한 후 선정시간에 선(111)상에 제2신호(SO)를 발생한다. 또한 시프트 레지스터(SR1)는 제3도에 도시한 바와 같이 선(111)상에 제2신호(SO)를 발생한 후, 선정시간에 선(112)상에 제3신호(To)를 발생한다. 탐색형 플립플롭(FF2)은 셋트되지 않으므로 선(117)상에 반전된 출력신호는 논리 "H"가 된다. 그러므로 선(111)상에 제2신호(So)는 AND 게이트(A6)를 통해 전달될 수 없다. 이리하여 선(121)상에 출력신호는 논리 "H"가 된다. 따라서 플립플롭(FF4)는 셋트되지 않는다. 이리하여 논리 "L"에 있는 플립플롭(FF4)의 출력신호는 OR 게이트(OR2)를 통해 전달되지 않는다.When no bit error is detected in the first read operation, the level of the line l ₂₀ becomes a logic " H " and the search flip-flop FF2 is not set. In this state, the shift register SR1 generates the second signal SO on the line 111 at the selected time after generating the first read operation start signal Ro. In addition, the shift register SR1 generates the second signal SO on the line 111 as shown in FIG. 3, and then generates the third signal To on the line 112 at the selected time. Since the search flip-flop FF2 is not set, the output signal inverted on the line 117 becomes a logic "H". Therefore, the second signal So on the line 111 cannot be transmitted through the AND gate A6. Thus, the output signal on the line 121 becomes logic "H". Therefore, flip-flop FF4 is not set. Thus, the output signal of flip-flop FF4 in logic " L " is not passed through OR gate OR2.

그러므로 OR 게이트(OR2)의 선(132)상에 출력신호는 논리 "H"가 된다. 결과적으로 선(112)상에 신호는 AND 게이트(A3)를 통하여 전달되는 것이 중단된다. 이리하여 선(115)상에 재시동 번호는 이 경우 발생하지 않는다.Therefore, the output signal on the line 132 of the OR gate OR2 becomes a logic " H ". As a result, the signal on line 112 ceases to pass through AND gate A3. Thus a restart number on line 115 does not occur in this case.

탐색형 플립플롭(FF2)에 셋트되지 않기 때문에 그 출력(117)은 논리 "L"이다. 또한 플립플롭(FF6)이 셋트되지 않기 때문에 출력(129)은 논리("L")이다.Since it is not set in search flip-flop FF2, its output 117 is a logic "L". Also, since flip-flop FF6 is not set, output 129 is logic ("L").

그러므로 선(111)상에 제2신호(So)가 발생할 때 AND 게이트(A11)의 세 입력은 모두 논리 "L"이 된다 그때에 선(130)상에 리셋트 신호가 발생되고, OR 게이트(OR4)를 통해 전달되어 플립플롭(FFO)(FF1)의 K입력에 인가된다. 이리하여 플립플롭(FFO)(FF1)은 리셋트되고 점검 동작은 완료된다.Therefore, when the second signal So is generated on the line 111, all three inputs of the AND gate A11 become logic "L". At that time, a reset signal is generated on the line 130, and the OR gate ( OR4) and applied to the K input of flip-flop (FFO) FF1. Thus, flip-flop FFO FF1 is reset and the check operation is completed.

제4도는 한 비트 에러가 제1판독 동작에서 검출되고, 제2, 제3판독 동작에서는 동일 에러가 검출되지 않을 때, 제2도의 에러 처리 유니트의 동작을 설명하기 위한 시간 관계도이다.FIG. 4 is a time relationship diagram for explaining the operation of the error processing unit in FIG. 2 when one bit error is detected in the first read operation and the same error is not detected in the second and third read operations.

이 경우 에러 정보 신호(E)는 제1판독 동작동안 발생하고, 에러처리 유니트(EP)에서 신드롬 발생회로(SG)(제1도)로부터 선(l₂₀)을 통해 AND 게이트(A4)에 전달된다.In this case, the error information signal E is generated during the first reading operation, and is transmitted from the syndrome generating circuit SG (FIG. 1) to the AND gate A4 through the line l ₂₀ in the error processing unit EP. do.

그때에 선(116)상에 논리(L)는 플립플롭(FF2)의 J 입력에 인가되어 플립플롭(FF2)을 셋트시킨다. 그러므로 선(117)상에 반전된 출력신호 논리는 "L"이 된다.At that time, logic L on line 116 is applied to the J input of flip-flop FF2 to set flip-flop FF2. Therefore, the output signal logic inverted on the line 117 becomes " L ".

선(111)상에 제2신호(So)가 시프트 레지스터(SR1)에 의해 발생될 때, AND 게이트(A6)의 양 입력은 논리 "L"이 된다. 이리하여 플립플롭(FF4)는 셋트되어 정지신호(STE1)를 출력시키고 이것은 선(27)(제1도)를 통해 번지 선택회로(AS)에 전달된다. 선(122)상에 신호(STE1)는 OR 게이트(OR2)를 통해 AND 게이트(A3)의 한 입력에 전달된다.When the second signal So on the line 111 is generated by the shift register SR1, both inputs of the AND gate A6 become logic "L". The flip-flop FF4 is thus set to output the stop signal STE1, which is transmitted to the address selection circuit AS via line 27 (FIG. 1). Signal STE1 on line 122 is passed to one input of AND gate A3 through OR gate OR2.

이 조건에서 선(112)상에 제3신호(To)가 발생할 때 제3신호(To)는 AND 게이트(A₃)를 통해 전달되어질 수 있다.In this condition, when the third signal To occurs on the line 112, the third signal To may be transmitted through the AND gate A ₃ .

이리하여 선(115)상에 재시동 신호(RSo)는 AND 게이트(A3)의 출력에서 얻어진다. 선(115)상의 재시동신호(RSo)는 OR 게이트(OR1)를 통해 시프트 레지스터(SR1)에 전달된다. 그리하여 제2판독 동작 시동신호(R1)가 즉시 발생된다.Thus, restart signal RSo on line 115 is obtained at the output of AND gate A3. The restart signal RSo on the line 115 is transmitted to the shift register SR1 through the OR gate OR1. Thus, the second read operation start signal R1 is immediately generated.

이 제2판독 동작에서의 번지는 선(122)상의 신호(STE1)의 사용으로 제1판독 동작에서의 번지와 다르도록 제어되어진다.The address in this second read operation is controlled to be different from the address in the first read operation by the use of the signal STE1 on the line 122.

즉 번지 선택회로(AS)(제1도)가 신호(STE1)를 수신할 때 번지 데이타 부분은 반전되어 주 기억장치를 호출하기 위해 다른 번지를 형성한다.That is, when the address selection circuit AS (FIG. 1) receives the signal STE1, the address data portion is inverted to form another address for calling the main memory.

제2판독 동작에서 하나의 비트에러가 검출되어지거나 제1판독 동작에서 검출된 에러 비트가 똑같지 않은 하나의 에러비트가 검출된다면, 선(110)상의 제2판독 시동 신호(R1)의 발생 후에 시프트 레지스터에 의하여 선(111)상에 발생된는 제2신호(S₁)는 AND 게이트(A7)(A8)를 거쳐 플립플 (FF5)에 전달되여, 플립플롭(FF5)은 셋트되고 정지신호(FF5)를 출력시킨다. 이 정지신호(STE2)는 선(STE2)을 통해 번지선택회로(l₂₇)에 전달된다.If one bit error is detected in the second read operation or one error bit is detected in which the error bits detected in the first read operation are not the same, shift after generation of the second read start signal R1 on the line 110. The second signal S ₁ generated on the line 111 by the register is transferred to the flip flop FF5 via the AND gates A7 and A8 so that the flip flop FF5 is set and the stop signal FF5. ) This stop signal STE2 is transmitted to the address selection circuit l ₂₇ via the line STE2.

플립플롭(FF4)의 출력선(122)상에 출력 신회는 또한 OR 게이트(OR₂)를 통해 AND 게이트(A3)의 한 입력에 전달된다. 그러므로 선(111)상에 제어 신호(S₁)의 발생 후에 선(112)상에 제3신호(T₁)가 발생될 때, 제3신호(T₁)가 AND 게이트(A3)를 통해 흐르고 이 출력 신호는 제3시간 시동 신호로서 사용되고, OR 게이트(OR₁)를 통해 시프터 레지스터(SR₁)에 인가된다. 그때에 제3시간 시동신호(R2)는 제4도에 도시된 바와 같이 즉시 발생하여 신호(R2)는 선(l₁₉)을 통해 회로(SS)에 전달된다. 그때에 제3시간 판독 동작은 이전 판독 동작과 똑같은 방법으로 실시되어 진다.The output elongation on the output line 122 of the flip-flop FF4 is also transmitted to an input of the AND gate A3 through the OR gate OR ₂ . Therefore, when the third signal T ₁ is generated on the line 112 after the generation of the control signal S ₁ on the line 111, the third signal T ₁ flows through the AND gate A3. This output signal is used as the third time start signal and is applied to the shifter register SR ₁ through the OR gate OR ₁ . At that time, the third time start signal R2 is immediately generated as shown in FIG. 4 so that the signal R2 is transmitted to the circuit SS through the line l ₁₉ . At that time, the third time read operation is performed in the same manner as the previous read operation.

제3시간 판독 동작에서 한 비트 에러가 검출된지 않을 때 또는 한 비에러가 이전에 저장된 비트에러와 일치하지 않을 때, 선(111)상에 제2신호(S2)는 게이트(A9)를 거쳐 플립플롭(FF5)에 전달되어 플립플롭(FF5)는 리셋트된다.When a bit error is not detected in the third time read operation or when a non-error does not coincide with a previously stored bit error, the second signal S2 on the line 111 is flipped over the gate A9. The flop FF5 is transferred to the flop FF5 and reset.

동시에 AND 게이트(A9)의 선(129)상의 반전된 출력 신호는 OR 게이트(OR3)(OR4)를 거쳐 플립플롭(FFo)(FF1)에 인가되어 이들 플립플롭은 리셋트된다.At the same time, the inverted output signal on line 129 of AND gate A9 is applied to flip-flops FFo FF1 via OR gates OR3 and OR4 so that these flip-flops are reset.

또한 플립플롭(FF2)은 AND 게이트(A9)로부터 OR 게이트(OR3)를 통해 선(126)상에 신호를 K 입력에 받이들이므로 리셋트된다.The flip-flop FF2 is also reset since the signal is received at the K input from the AND gate A9 on the line 126 through the OR gate OR3.

이리하여 제3시간 번지의 점검동작은 완료된다.Thus, the checking operation of the third time address is completed.

제5도는 한 비트에러가 제1판독 동작에서 검출될 때와 제2판독 동작에서의 에러비트가 제1판독 동작에서의 에러비트와 일치할 때를 도시한 시간 관계도이다.5 is a time relationship diagram showing when one bit error is detected in the first read operation and when the error bit in the second read operation coincides with the error bit in the first read operation.

이 경우에 에러 일치신호(EC)는 신드롬 기억회로(SM)로부터 선(l₂₁)을 통해 AND 게이트(A10)의 한 입력에 전달된다. 탐색형 플립플롭(FF2)은 이 순간에 셋트 상태이므로 AND 게이트(A10)의 다른 입력은 논리 "L"이 된다. 그러므로 대체형 플립플롭(FF6)은 셋트되어, 선(129)상에 출력신호는 논리 "H"에 셋트된다. 선(129)상에 출력 신호는 점검 동작동안 플립플롭(FF2)(FF3)(FF4)(FF5)을 리셋트시킨다.In this case, the error coincidence signal EC is transmitted from the syndrome memory circuit SM to one input of the AND gate A10 via line l ₂₁ . The search flip-flop FF2 is set at this moment, so the other input of the AND gate A10 is a logic "L". Therefore, the alternative flip-flop FF6 is set so that the output signal on the line 129 is set to the logic " H ". The output signal on line 129 resets flip-flops FF2, FF3, FF4 and FF5 during the check operation.

또한 AND 게이트(A10)의 반전된 출력으로 부터 선(127)상에 논리 "H"는 OR 게이트(OR3)(OR4)(OR5)를 통해 계수기(CNT1)에 연결되어, 계수기를 모두 영(zero)으로 리셋트 시킨다. 또 선(127)상에 신호는 플립플롭(FFo)(FF1)의 K입력에 전달되어 플립플롭(FFo)(FF1) 모두 리셋트시킨다.Also on the line 127 from the inverted output of AND gate A10 a logic " H " is connected to counter CNT1 via OR gates OR3, OR4, OR5, so that the counters are all zero. Reset to). The signal on the line 127 is transmitted to the K input of the flip-flop FFo (FF1) to reset both the flip-flop FFo (FF1).

그때에 대체 동작이 실시된다.At that time, an alternate operation is performed.

제6도는 대체동작을 설명하기 위한 시간 관계도이다. 대체형 플립플롭(FF6)이 대체동작의 시작에서 셋트이므로, 대체형 플립플롭(FF6)의 출력으로 부터 선(129)상에 논리 "H"는 선(104)상에 점검 시동 신호가 게이트(A₁)를 거쳐 전도되는 것을 금지시킨다.6 is a time relationship diagram for explaining the replacement operation. Since alternate flip-flop FF6 is set at the start of the replacement operation, a logic " H " on line 129 from the output of alternate flip-flop FF6 causes a check start signal on the line 104 to be gated. Prohibit conduction through A ₁ ).

또한 선(129)상에 논리 "L"은 AND 게이트(AO)의 한 입력에 인가되어, 선(103)상에 고주파 클럭신호(HC)는 게이트(AO)를 거쳐 전도된다. 이리하여 선(103)상에 고주파 클럭 신호는 대체 동작에서 점검 시동 신호로서 사용된다. 이미 언급한 바와 같이 클럭 신호는 고주파이므로 대체 동작은 급히 된다.In addition, a logic "L" on the line 129 is applied to one input of the AND gate AO, so that the high frequency clock signal HC is conducted through the gate AO. Thus, the high frequency clock signal on the line 103 is used as the check start signal in the replacement operation. As already mentioned, the clock signal is high frequency, so the replacement operation is urgent.

번지(0)에 대한 제1판독 동작은 선(104)상에 클럭 신호 대신에 선(103)상의 클럭 신호가 대체 동작에서 사용되는 것을 제외하고 정상 과정과 동일한 방법으로 설명한다.The first read operation for address 0 is described in the same manner as in the normal procedure except that the clock signal on line 103 is used in the replacement operation instead of the clock signal on line 104.

판독 시동 신호(Ro)가 발생한 후 설정 시간에 선(112)상의 제3신호(To)는 AND 게이트(A2)의 한 입력에 인가된다.At the set time after the read start signal Ro is generated, the third signal To on the line 112 is applied to one input of the AND gate A2.

AND 게이트(A2)의 다른 입력은 대체형 플립플롭(FF6)의 셋트 상태로 인하여 논리 "L"일 때, 선(112)상에 제3신호(To)는 AND 게이트(A2) 선(113), 선(l₁₉)을 통해 시동 신호 선택회로(SS)(제1도)에 기록 시동신호(WO)로서 전달된다. 주 기억 장치로부터 데이타 판독은 데이타 정상회로(DC)(제1도)에 의해 정정되어진다. 그때에 이 정정된 데이타는 선(l₂₄)상의 신호에 의한 제어하에 기록 선택회로(WS)에 의해 선택되어진다.When the other input of the AND gate A2 is logic "L" due to the set state of the alternative flip-flop FF6, the third signal To on the line 112 is the AND gate A2 line 113. Is transmitted as the write start signal WO to the start signal selection circuit SS (FIG. 1) through the line ₁₁ . Data reading from the main memory device is corrected by the data normal circuit DC (FIG. 1). At this time, this corrected data is selected by the write selection circuit WS under the control of the signal on the line l ₂₄ .

AND 게이트(A12)의 출력에 연결된 선(l₂₄)상의 신호는 플립플롭(FF1)(FF6)의 반전된 출력이 AND 게이트(A12)의 양 입력에 연결되므로 플립플롭(FF1)(FF6)이 셋트 상태에 있는 동안, 논리 "L"이 된다.The signal on the line l ₂₄ connected to the output of the AND gate A12 is the flip-flop FF1 (FF6) because the inverted output of the flip-flop FF1 (FF6) is connected to both inputs of the AND gate A12. While in the set state, the logic is "L".

그때에 회로(WS)에 의하여 선택된 정정된 데이타는 기록 시동신호(Wo)에 의한 제어하에 대체 기억 장치와 주 기억 장치에 기록되어진다.The corrected data selected by the circuit WS at that time is recorded in the replacement memory and the main memory under control by the write start signal Wo.

또한 선(107)상에 점검 시동신호(PT)는 플립플롭(FF1)은 셋트로 하고, 제어 신호는 선(l₂₃)에 얻어진다 선(l₂₃)상의 제어 신호에 의하여 번지 선택회로(AS)와 시동신호 선택회로(SS)는 이미 설명한 바와 같이 제어된다. 기록 시동신호(Wo)가 선(113)상에 발생되어질 때, 또한 선(113)상의 신호는 시프트 레지스터(SR2)에 인가된다. 레지스터(SR2)에서 기록 시동신호는 설정 시간 동안 지연되고, 리셋트 신호가 시프트 레지스터(SR2)의 출력선(114)에 얻어진다. 선(114)상의 리셋트 신현는 OR 게이트(OR4)를 통하여 플립플롭(FFo)(FF1)의 K 입력에 인가되어진다.In addition, line 107, check start signal (PT) on the flip-flop (FF1) is in sets, and the control signal line (l ₂₃₎ obtained is the line (l ₂₃₎ Select address by the control signal circuit (AS on the ) And the start signal selection circuit SS are controlled as described above. When the write start signal Wo is generated on the line 113, the signal on the line 113 is also applied to the shift register SR2. In the register SR2, the write start signal is delayed for a set time, and a reset signal is obtained at the output line 114 of the shift register SR2. The reset string on line 114 is applied to the K input of flip-flop FFo (FF1) via OR gate OR4.

이리하여 이들 플립플롭은 리셋트 되고, 번지(0)에 대한 대체 동작이 완료된다.Thus these flip-flops are reset and the replacement operation for address 0 is completed.

그때에 제6도 시간 관계도의 중간 부분에 도시된 바와 같이 번지(0)에 뒤따르는 번지(1,2,...,)에 대한 대체 동작이 실시된다.At that time, as shown in the middle part of the Fig. 6 time relationship diagram, an alternate operation is performed for the addresses 1, 2, ..., following the address 0.

이들 대체 동작은 상기 서술한 번지(0)에 대한 대체 동작과 같은 방법으로 실시된다. 최대 번지 계수회로(MAX)는 대체 동작에서 호출된 번지수를 계수한다.These replacement operations are performed in the same manner as the replacement operation for the address 0 described above. The maximum address counting circuit MAX counts the address number called in the alternate operation.

최대 번지에 응하여 마지막 대체 동작이 완료된 후에 최대 번지 계수회로(MAX)는 선(133)상에 신호를 발생한다. 이 선(133)에 신호에 의하여 대체형 플립플롭(FF6)은 리셋트 된다.In response to the maximum address, the maximum address counting circuit MAX generates a signal on line 133 after the last replacement operation is completed. The replacement flip-flop FF6 is reset by the signal on the line 133.

이리하여 대체 동작이 모두 완료된다.This completes all of the replacement operations.

데이타 처리 유니트(A)가 주 기억장치(M)를 호출할 때 에러 처리를 하기에서 설명한다.Error processing when the data processing unit A calls the main storage device M will be described below.

데이타 처리 유니트(A)가 주 기억(M)을 호출하는 동안, 비트에러가 발생된다면 에러 정보 신호는 선(l₂₀)을 통해 탐색형 플립플롭(FF2)에 전달된다. 그리하여 플립플롭(FF2)은 셋트로 된다. 동시에 에러번지가 번지선택회로(AS)에 저장된다.While the data processing unit A calls the main memory M, if a bit error occurs, the error information signal is transmitted to the search type flip-flop FF2 via the line l ₂₀ . Thus, flip-flop FF2 is set. At the same time, the error address is stored in the address selection circuit AS.

회로(AS)에 저장된 번지 데이타는 에러처리 유니트(EP)에서 선(l₂₆)을 통해 계수기(CNT₁)에 전달된어 계수기(CNT₁)은 프리셋트 된다. 프리셋트된 후 선(104)상에 클럭 신호가 발생될 때, 에러처리 유니트(EP)는 점검 동작을 실시하기 시작한다.The address data stored in the circuit AS is transferred to the counter CNT ₁ through the line l ₂₆ in the error processing unit EP, and the counter CNT ₁ is preset. When a clock signal is generated on the line 104 after being preset, the error processing unit EP starts to perform a check operation.

제7도에서 제13도는 각각 데이타 정정회로(DC), 신드롬 기억(SM), 기록 데이타 선택회로(WS), 판독 데이타 선택회로(RS), 멀티플렉서(MPX), 번지 선택회로(AS), 시동 신호 선택회로(SS)의 논리 회로도이며 모두 제1도에 나타나 있다.7 to 13 show a data correction circuit DC, a syndrome memory SM, a write data selection circuit WS, a read data selection circuit RS, a multiplexer MPX, a address selection circuit AS and a start-up. The logic circuit diagram of the signal selection circuit SS is shown in FIG.

이들 회로(DC)(SM)(WS)(RS)(MPX)(AS)(SS)는 이미 설명하였다. 그러므로 하기에서는 이들 회로에 대해 간단히 설명한다.These circuits DC (SM) (WS) (RS) (MPX) (AS) (SS) have already been described. Therefore, the following briefly describes these circuits.

제7도에서 데이타 정정회로는 복수의 배타적 OR 회로(EOR 7-0…EOR 7-(n-))(EOR 71-0…EOR 71-(K-1))를 포함한다.In FIG. 7, the data correction circuit includes a plurality of exclusive OR circuits (EOR 7-0 ... EOR 7- (n-)) (EOR 71-0 ... EOR 71- (K-1)).

배타적 OR회로(EOR 7-0…EOR 7-(n-1))의 각각은 회로(RS)로 부터 선(l₆)을 통해 전달된는 판독 데이타(RDO…또는 RD(n-1)를 그 하나의 입력에 받아들인다.Each of the exclusive OR circuits (EOR 7-0... EOR 7- (n-1)) reads the read data RDO… or RD (n-1) from the circuit RS via line l ₆ . Take in one input.

각 배타적 OR회로(EOR-0…또는 EOR7-(n-1))의 다른 입력은 해독기(DEC1)로 부터 선(l₈)을 통해 전달되고 정정되어질 데이타 비트의 위치를 지시하는 신호를 받아들인다. 또한 배타적 OR 회로(EOR71-O...71-(K-1)의 각각을 선(l6)을 통해 전달된 단독 검사 비트 데이타를 한 입력에서 받아들이고, 그 다른 입력에서는 선(l8)을 통해 전달되고 정정될 검사 비트의 위치를 지시하는 신호를 받아들인다. 이 배타적 OR 게이트(EOR7-0...EOR7-(n-1)(EOR71-O....71-(K-1))는 각각 정정된 데이타(CDO...CD(n-1))와 정정된 검사 비트 데이타(CCDO...CCD(K-1))를 출력시킨다.The other input of each exclusive OR circuit (EOR-0… or EOR7- (n-1)) receives a signal from the decoder DEC1 through the line (l ₈ ) indicating the location of the data bit to be corrected and corrected. . In addition, each of the exclusive OR circuits (EOR71-O ... 71- (K-1) receives the single check bit data passed through line l6 on one input and passes on line l8 on the other input. Accepts a signal indicating the position of the check bit to be corrected. This exclusive OR gate (EOR7-0 ... EOR7- (n-1) (EOR71-O .... 71- (K-1)) The corrected data (CDO ... CD (n-1)) and the corrected check bit data (CCDO ... CCD (K-1)) are output respectively.

제8도에서 신드롬 기억회로(SM)는 기억장치(81)과 비교기(82)를 구성한다.In FIG. 8, the syndrome memory circuit SM constitutes a memory device 81 and a comparator 82.

이 기억장치(81)은 두 개의 AND 게이트(83)(84)와 복수개의 D형 플립플롭(FF85-O...FF85-(r-1))의 제1군과 복수개의 D형 플립플롭(FF86-O...86-(r-1))의 제2군을 포함한다. 이들 플립플롭은 신드롬 발생회로(SG)로 부터 선(l7)을 통하여 전달된는 신드롬 패턴의 데이타(SO...S(r-1))를 D형 입력에 받아들인다.The memory device 81 has a first group of two AND gates 83 and 84 and a plurality of D-type flip-flops (FF85-O ... FF85- (r-1)) and a plurality of D-type flip-flops. Group 2 of (FF86-O ... 86- (r-1)). These flip-flops receive the syndrome pattern data SO ... S (r-1) transmitted from the syndrome generating circuit SG through the line l7 to the D-type input.

비교기(82)는 복수의 배타적 OR 게이트(EOR 87-O...87-(r-1))를 포함하는 데 각각의 배타적 OR 게이트(EOR)의 한 입력은 제1군에 D형 플립플롭의 출력에 연결되고, 또 다른 입력은 제2군에 D형 플립플롭의 출력에 연결된다. 제1군 플립플롭의 클력 입력은 주로 AND 게이트(83)의 출력에 연결된다. 제2군 플립플롭의 클럭입력은 주로 AND 게이트 (84)의 출력에 연결된다.Comparator 82 includes a plurality of exclusive OR gates (EOR 87-O ... 87- (r-1), where one input of each exclusive OR gate (EOR) is a D-type flip-flop to the first group. And the other input is connected to the output of the D flip-flop in the second group. The clock input of the first group flip-flop is mainly connected to the output of the AND gate 83. The clock input of the second group flip-flop is mainly connected to the output of the AND gate 84.

AND 게이트(83)는 선(l30)상에 신드롬 셋트신호(SD SET)를 받아들인다. 이 신호(SD SET)는CMRGO 또는 TRGO 후에 시동신호 선택회로(SS)에서 판독 시간 발생기(TGR)에 의해 발생된다.The AND gate 83 receives the syndrome set signal SD SET on the line l30. This signal SD SET is generated by the read time generator TGR in the start signal selection circuit SS after CMRGO or TRGO.

제2군 플립플롭(FF86-O...FF86-(r-1))의 각 출력은 AND 게이트(90-1...09-(r-1))의 한 입력에 연결되고, 게이트의 다른 입력은 선(l29)에 연결된다.Each output of the second group flip-flop (FF86-O ... FF86- (r-1)) is connected to one input of an AND gate 90-1 ... 09- (r-1), The other input is connected to line l29.

AND 게이트(84)의 제1입력은 선(l30)에 연결되고 제2입력은 선(l28)에 연결된다.The first input of AND gate 84 is connected to line l30 and the second input is connected to line l28.

제1판독 동작에서 제1신드롬 패턴(SO....S(r-1))은 플립플롭(85-O...85-(n-1))의 제1군에 저장된다. 제2판독 동작에서 탐독형 신호(SMODE)가 선(l28)을 통해 AND 게이트(84)에 인가된다면, 제2신드롬 패턴은 플립플롭(86-O...86-(r-1))의 제2군에 저장된다. 그때에 제1신드롬 패턴과 제2신드롬 패턴은 비교기(82)에서 비교되어진다. 제1신드롬 패턴이 제2신드롬 패턴과 일치된다면, 이 일치 신호는 선(l21)상에 발생한다.In the first read operation, the first syndrome pattern SO .... S (r-1) is stored in the first group of the flip-flops 85-O ... 85- (n-1). In the second read operation, if the readout signal SMODE is applied to the AND gate 84 through the line l28, the second syndrome pattern is the flip-flop 86-O ... 86- (r-1). Stored in the second group. At that time, the first syndrome pattern and the second syndrome pattern are compared in the comparator 82. If the first syndrome pattern matches the second syndrome pattern, this coincidence signal is generated on line l21.

그때에 대체형 플립플롭(FF6)(께 2도)과 플립플롭(FF7)은 셋트로 되어 선(l29)상에 신호를 발생한다.At that time, the alternative flip-flop FF6 (two degrees) and the flip-flop FF7 are set to generate a signal on the line l29.

이리하여 AND 게이트(90-1...90-(r-1))는 선(l16)을 통해 해독기(DEC2)(제1도)에 전달되는 신호(Aso...AS(r-1))을 발생한다.Thus, AND gates 90-1 ... 90- (r-1) are signals Aso ... AS (r-1) which are transmitted via line l16 to decoder DEC2 (FIG. 1). Will occur).

제9도에서 기호 CMDO...CMD(n-1)는 데이타 처리 유니트(A)로 부터 선(l1)을 통해 전달되는 데이타를 나타내는 입력 신호이고, 기호 CDO...CD(n-1)은 데이타 정정회로(DC)로 부터 선(l9)을 통해 전달되는 데이타를 나타내는 입력 신호이고, 기호 MWDO...MWD(n-1)은 기록데이타 선택회로(WS)에 의해 선택된 데이타를 나타내는 출력 신호이다.In FIG. 9, the symbol CMDO ... CMD (n-1) is an input signal representing data transferred from the data processing unit A via the line l1, and the symbol CDO ... CD (n-1). Is an input signal representing data transferred from the data correction circuit DC through the line l9, and the symbols MWDO ... MWD (n-1) are outputs representing data selected by the recording data selection circuit WS. It is a signal.

제10도의 회로(RS)의 입력 신호에서, 기호 MRDO...MRD(n-1)은 선(l4)을 통하여 전달되고 주 기억 장치(M)의 데이타 비트 저장 부분(MD)으로 부터 판독된 데이타를 나타내고, 기호(MRCDO...MRCD(K-1)은 선(l5)로 부터 전달되고 주 기억 장치(M)의 검사 비트 저장 부분(MC)로 부터 판독된 데이타를 나타내고, 기호 ABO...AB(n-1)과 ACBO...ACB(K-1)는 각각 데이타 비트와 검사 비트의 위치의 정정을 지시하기 위해 해독기(DEC2)로 부터 선(l17)을 통해 전달되는 데이타를 나타낸다.In the input signal of the circuit RS of FIG. 10, the symbols MRDO ... MRD (n-1) are transmitted through the line l4 and read from the data bit storage portion MD of the main memory device M. As shown in FIG. Represents data, and the symbols MRCDO ... MRCD (K-1) represent data transferred from the line l5 and read out from the check bit storage portion MC of the main storage device M, and the symbol ABO. .AB (n-1) and ACBO ... ACB (K-1) return the data transferred from decoder DEC2 through line l17 to indicate the correction of the position of the data bit and the check bit, respectively. Indicates.

출력신호(RDO...RD(n-1))은 회로(RS)에 의하여 선택된 판독 데이타를 나타내고, 출력선호(RCDO...RCD(n-1))은 회로(RS)에 의하여 선택된 판독 검사비트 데이타를 나타낸다.The output signals RDO ... RD (n-1) represent the read data selected by the circuit RS, and the output preferences RCDO ... RCD (n-1) represent the read data selected by the circuit RS. Indicates check bit data.

제11도에서 입력신호(MWDO...MWD(n-1))은 제9도에서 회로(CG)의 출력 신호가 동일하다.In FIG. 11, the input signals MWDO ... MWD (n-1) have the same output signal of the circuit CG in FIG.

또한 입력신호(MWCDO...MWCDI(K-1))는 회로(CG)로 부터 선(l3)을 통하여 전달된 검사비트 데이타를 나타낸다. 입력신호(ABO...AB(n-1))는 해독기(DEC2)로 부터 선(l17)을 통해 전달된 신호이다. 이 입력신호(ACBO...ACB(K-1))는 또한 검사비트의 위치를 지시하기 위해 해독, (DEC2)로 부터 전달되고 대체되어질 신호이다.In addition, the input signals MWCDO ... MWCDI (K-1) represent test bit data transferred from the circuit CG through the line l3. The input signals ABO ... AB (n-1) are the signals transmitted from the decoder DEC2 through line l17. This input signal (ACBO ... ACB (K-1)) is also the signal to be transmitted and replaced from the decoding, DEC2, to indicate the location of the check bit.

제12도에서 입력신호(CMAO...CMA(P-1))는 데이타 처리 유니트(A)로 부터 선(l10)을 통해 전달된 번지 데이타를 나타낸다. 입력신호(TAO...TA(P-1))은 에러 처리 유니트(EP)로 부터 선(l16)을 통해 전달된 번지 데이타를 나타낸다.In Fig. 12, the input signals CMAO ... CMA (P-1) represent the address data transmitted from the data processing unit A via the line 1010. The input signals TAO ... TA (P-1) represent the address data transmitted from the error processing unit EP via the line l16.

이 회로(AS)는 AND-OR 회로, 번지 레지스터(AR) 에러 번지 레지스터(ER)를 포함한다. 출력 신호(MAO...MA(P-1))는 회로(AS)에 의하여 선택된 번지 데이타이다. 출력신호(EAO...EA(P-1))는 에러 처리 회로(EP)에서 계수기(CNT1)에 인가되어진 에러 번지 신호이다.This circuit AS includes an AND-OR circuit, address register AR error address register ER. The output signals MAO ... MA (P-1) are address data selected by the circuit AS. The output signals EAO ... EA (P-1) are error address signals applied to the counter CNT1 by the error processing circuit EP.

제13도에서 입력 신호(CMRGO)는 데이타 처리 유니트(A)로 부터 선(l11)을 통해 전달된 판독 시동 신호이고, 입력 신호(TRGO)는 에러 처리 유니트(EP)에 NAND 게이트(No)로 부터 선(l19)을 통해 전달되는 판독 시동 신호이고, 입력 신호(CMWGO)는 데이타 처리 유니트(A)로 부터 선(l11)을 통해 전달되는 기록 시동 신호이고, 입력 신호(TWGO), 에러 처리 유니트(EP)에서 AND 게이트(A2)로 부터 선(l19)을 통하여 전력된 기록 시동 신호이다.In FIG. 13, the input signal CMRGO is a read start signal transmitted from the data processing unit A via the line 11, and the input signal TRGO is the NAND gate No to the error processing unit EP. Is the read start signal transmitted from the line l19 through the input signal CMWGO, and the input signal CMWGO is the write start signal transmitted from the data processing unit A through the line l11, and the input signal TWGO and the error processing unit. It is a write start signal powered from line AND19 from AND gate A2 at EP.

이 출력신호(CE)는 칩 구동 신호이고, 출력신호(WE)는 제3도에서 제6도까지의 기억 클럭신호(MC)로서 언급되는 기록 구동 신호이다.This output signal CE is a chip drive signal, and the output signal WE is a write drive signal referred to as the memory clock signal MC from FIG. 3 to FIG.

이 출력신호(SDSET)는 신드롬 셋트 신호로서 신드롬 기억회로(SM)에 보내진다. TGR은 판독 시간 발생 회로이고 TGW는 기록 시간 발본 회로이다. 이들 시간 발생 회로는 예로서 몇 개의 선지연회로와 게이트로 구성되어 있다.This output signal SDSET is sent to the syndrome memory circuit SM as a syndrome set signal. TGR is a read time generation circuit and TGW is a write time origin circuit. These time generation circuits are composed of, for example, several predelay circuits and gates.

상기 서술한 제1구현에서 본 발명에 따른 에러 처리 유니트(EP)가 기억저항 유니트(B)에 포함되어 있다 하더라도, 본 발명의 본질을 이탈하지 않고 이것은 데이타 처리 유니토(A)에 포함되거나 데이타 처리 유니트(A)와 기억저장(B)과 독립될 것이다. 또한 이에러 처리 유니트(EP)는 마이크로 콤퓨터를 구성할 것이고, 또는 그 기능은 마이크로 프로그램에 의해 실현될 것이다.Although the error processing unit EP according to the present invention in the above-described first embodiment is included in the memory resistor unit B, this does not depart from the essence of the present invention and is included in the data processing unit A or the data. It will be independent of the processing unit (A) and storage (B). The processing unit EP will thus also comprise a microcomputer, or its function will be realized by a microprogram.

제14도는 본 발명의 또 다른 실시예에 따르는 데이타 처리 시스템의 개요 블럭 다이어 그램이다. 제14도의 데이타 처리 시스템은 제1도의 에러 처리 유니트(EP)를 대신하여 마이크로 프로그램 저장 및 제어유니트(140)가 데이타 처리 유니트(A)에 포함된다는 것을 제외하고는 제1도의 데이타 처리 시스템과 거의 동일 회로 블럭을 갖는다.14 is a schematic block diagram of a data processing system according to another embodiment of the present invention. The data processing system of FIG. 14 is almost identical to the data processing system of FIG. 1 except that the micro program storage and control unit 140 is included in the data processing unit A in place of the error processing unit EP of FIG. Have the same circuit block.

또한 제14도의 데이타 처리 유니트(A)는 국부 기억 장치(LS)과 국부 기억 장치(LS)에 연결된 기록 데이타 레지스터(WDR)와 마이크로 프로그램 저장 및 제어 유니트(140)에 연결된 제1번지 선택회로(AS') 제1번지 선택회로(AS')는 제12도의 회로(AS)에서의 AND-OR 회로를 포함한다. 제1도와 제14도의 데이타 처리 시스템간의 그 이상의 차이는 제12도의 회로(AS)에서 에러 번지 레지스터(ER)와 번지 레지스터(AR)를 포함하는 제2번지 선택회로(AS'')를 포함한다. 또 제1도와 제14도의 시스템간의 차는 대체 동작 제어회로(TC)를 포함한다. 이 회로(TC)는 제2도의 에러 처리 유니트의 기능의 일부분을 갖는다.In addition, the data processing unit A of FIG. 14 includes a write data register WDR connected to the local memory device LS and the local memory device LS, and a first address selection circuit connected to the micro program storage and control unit 140. AS ') The first address selection circuit AS' includes an AND-OR circuit in the circuit AS of FIG. Further differences between the data processing system of FIGS. 1 and 14 include a second address selection circuit AS '' comprising an error address register ER and a address register AR in the circuit AS of FIG. . The difference between the system of FIGS. 1 and 14 also includes an alternate motion control circuit TC. This circuit TC has a part of the function of the error processing unit of FIG.

이 회로(TC)와 그 접촉 부분이 제15도에 상세히 도시하였다.This circuit TC and its contact portions are shown in detail in FIG.

제15도에서 대체동작 제어회로(TC)는 데이타 처리 유니트(A)로 부터 신호(STRQ, CGGO, CAGO, RWED, CBSY, RTRN)를 받아들인다.In Fig. 15, the alternate operation control circuit TC receives the signals STRQ, CGGO, CAGO, RWED, CBSY, RTRN from the data processing unit A.

신호(STRQ)는 대체에러를 운한 신호이고, 신호(CGGO)는 대체동작 제어의 시동 신호이고, 신호(CAGO)는 대체번지와 대체 신드롬을 셋팅하기 운한 제어 신호이고, 신호(RIED)는 대체동작 종료를 지시하기 위한 신호이고, 신호(CBSY)는 대체동작이 시행되는 것을 지시하는 신호이고, 신호(RTRN)는 대체동작 제어를 리셋팅 하기 위한 신호이다. 회로(TC)는 4까의 신호(a, b, c, d)를 출력시킨다. 신호(a)는 대체되어질 번지를 셋팅시키기 위한 신호이고, 신호(b)는 대체되어질 신드롬을 셋팅하기 위한 신호이고, 신호(c)는 대체가 유효함을 지시하기 위한 신호이고, 신호(d)는 대체동작을 리셋팅하기 위한 신호이다. 회로(TC)의 동작은 이 기술에 종사는 사람들에게 명백한 것이므로, 여기에서는 설명하지 않는다.The signal STRQ is a signal for replacing the replacement error, the signal CGGO is a start signal for the replacement operation control, the signal CAGO is a control signal for setting the replacement address and the replacement syndrome, and the signal RIED is the replacement operation. The signal CBSY is a signal for instructing termination, and the signal CBSY is a signal for instructing the replacement operation to be executed, and the signal RTRN is a signal for resetting the replacement operation control. The circuit TC outputs up to four signals a, b, c, d. Signal a is a signal for setting the address to be replaced, signal b is a signal for setting the syndrome to be replaced, signal c is a signal for indicating that the replacement is valid, and signal d Is a signal for resetting the replacement operation. The operation of the circuit TC is obvious to the people engaged in this technique, and thus will not be described here.

제14도의 시스템 동작은 제16도에서 제18도를 참조하여 설명하다. 제16도는 제14도의 시스템의 점검루우틴을 설명하기 위한 유통도(flow chart)이다. 제14도의 데이타 처리 시스템에서 에러처리는 마이크로 프로그램 저장 및 제어유니트(140)에 저장된 마이크로 명령으로 실시되어진다.The system operation of FIG. 14 is described with reference to FIGS. FIG. 16 is a flow chart for explaining the checkout routine of the system of FIG. Error processing in the data processing system of FIG. 14 is performed by micro instructions stored in the micro program storage and control unit 140.

대체동작은 버스트 에러가 발생될 때만 실시된다는 것을 생각하여야 한다.It should be considered that the replacement action is only performed when a burst error occurs.

점검루우틴의 제1단계에서 데이타 처리 유니트(A)는 간격 타이머(도시되지 않음)의 정보에 의한 주 기억 장치(M)의 호출을 금지한다. 이 실시에서 간격 타이머의 시간 간격은 대럭 3.3밀리초이다.In the first step of the checkout routine, the data processing unit A prohibits the call of the main storage device M by the information of the interval timer (not shown). In this implementation the time interval of the interval timer is usually 3.3 milliseconds.

이 개입중단(interruption)이 발생될 때 점검 루우틴이 시작된다. 이 점검 루우틴은 마이크로 프로프로그램에 의하여 실시된다.The check routine starts when this interruption occurs. This checkout routine is performed by a microprogram.

제2단계에서 국부 기억장치(LS)에 저장된 점검번지는 제1번지 선택회로(AS')에서 셋트된다. 이 점검루우틴의 제1주기에서 국부 기억장치(LS)에 저장된 번지는 "O"이다.In the second step, the check address stored in the local memory LS is set in the first address selection circuit AS '. The address stored in the local memory LS in the first period of this checkout routine is "O".

제3단계에서 데이타, 제1번지 선택회로(AS')에서 셋트된 번지를 사용함에 의해 주 기억장치로 부터 판독된다. 그때에 판독 데이타는 판독 데이타 선택회로(RS)에 셋트된다.In the third step, data is read from the main memory by using the address set in the first address selection circuit AS '. At that time, the read data is set in the read data selection circuit RS.

제4단계에서 판독 데이타 선택회로(RS)에서 셋트된 데이타는 신드롬 발생회로(SG)와 신드롬 기억회로(SM)에 의하여 점검된다. 이 점검의 결과로서 단일 비트 에에가 검출된다면, 단일 비트 에러 루우틴은 제17도에 도시된 바와 같이 실시된다. 이 점검의 결과로서 2중 비트 에러가 검출된다면 2중 비트 에러루우틴은 제18도에 도시된 바와 같이 실시된다. 이 점검에서 에러가 발생되지 않는다면 점검번지는 제5단계에서 새롭게 된다.The data set in the read data selection circuit RS in the fourth step is checked by the syndrome generating circuit SG and the syndrome memory circuit SM. If a single bit error is detected as a result of this check, then a single bit error routine is implemented as shown in FIG. If a double bit error is detected as a result of this check, the double bit error routine is implemented as shown in FIG. If no error occurs in this check, the check address is renewed in step 5.

제6단계에서 새롭게 된 점검번지는 국부 기억장치에 저장된다.The check address updated in the sixth step is stored in the local memory.

제6단계 후 점검 루우틴은 개입 중단이 발생할 단계로 되돌아 간다. 주지할 것은 단이 비트 에러가 제4단계에서 검출될 때 정확한 데이타는 자동적으로 단일 비트 에러가 발생되어진 주기적 장치의 동일 번지로 재 기록되어 진다. 또한 에러 번지와 에러 신드롬은 국부 기억장치(LS)에 재저장된다.Post-Stage Check Routine returns to the stage where interruption would occur. Note that when the bit error is detected in the fourth step, the correct data is automatically rewritten to the same address of the periodic device where the single bit error occurred. Error addresses and error syndromes are also stored in the local storage LS.

제6단계 후 점검 과정도 개입 중단이 발생할 단계로 되돌아간다.The post-sixth inspection process also reverts to the stage where interruptions will occur.

주지할 것은 단일비트 에러가 제4단계에서 검출될 때 정확한 데이타는 자동적으로 단일 비트 에러가 발생되어진 주 기억 장치의 동일 번지로 재 기록되어진다. 또한 에러 번지와 에러 신드롬은 국부 기억장치(LS)에 재 저장된다. 그때에 단일 비트 에러 루우틴이 실시된다.Note that when a single bit error is detected in the fourth step, the correct data is automatically rewritten to the same address of the main memory where the single bit error occurred. Error addresses and error syndromes are also re-stored in the local storage LS. At that time a single bit error routine is implemented.

제17도는 단일 비트에러 루우틴을 설명하기 위한 유통도이다.FIG. 17 is a flow chart illustrating a single bit error routine.

데이타 처리 유니트(A)가 주 기억 장치(M)를 호출하는 시간 동안이나, 점검루루우틴이 실시되어지는 시간 동안에 단일 비트 에러가 검출될 때, 단일 비트 에러 루우틴이 실시된다.When a single bit error is detected during the time when the data processing unit A calls the main memory device M or during the time when the checkout routine is executed, a single bit error routine is executed.

단일 비트 에러 과정의 제1단계에서, 에러 번지와 에러 신드롬은 각각 제2번지 선택회로(AS'')와 신드롬 발생회로(SG)로 부터 판독되어진다.In the first step of the single bit error process, the error address and error syndrome are read out from the second address selection circuit AS '' and the syndrome generation circuit SG, respectively.

제2단계에서 에러 번지와 에러 신드롬은 각각 국부 기억장치에 저장된 이들과 비교되어진다.In the second step, the error address and error syndrome are compared with those stored in the local memory respectively.

비교의 결과로서 이들이 일치한다면, 단일 비트 에러는 제2실시예에 따라 하드 에러로서 인정되고, 이 단일 비트 에러 루우틴은 제11도의 점검 루우틴으로 되돌아온다. 에러번지가 국부저항(LS)에 저장된 에러번지와 일치하지 않는다면 또 에러 신드롬이 국부 기억장치(LS)에 저장된 에러 신드롬과 일치하지 않는다면 즉 단일 비트 에러가 하드에러가 아니라면, 주 기억 장치(M)는 신호(CBSY)를 사용함에 의해 제3단계에서 데이타 처리 유니트(A)가 호출되는지 아닌지에 관하여 점검되어진다.If they match as a result of the comparison, the single bit error is recognized as a hard error according to the second embodiment, and this single bit error routine is returned to the check routine of FIG. If the error address does not match the error address stored in the local resistor (LS) and if the error syndrome does not match the error syndrome stored in the local storage (LS), i.e. if the single bit error is not a hard error, the main memory (M) Is checked as to whether or not the data processing unit A is called in the third step by using the signal CBSY.

주 기억 장치, 데이타 처리 유니트(A)에 의해 호출되어진다면, 이 단일 비트 에러 과정은 제66도의 점검 루우틴으로 되돌아온다.If called by main memory, data processing unit A, this single bit error process returns to the check routine of FIG.

주 기억 장치가 데이타 처리 유니트(A)에 의해 호출되지 않는다면 버스트 에러 점검루우은 제4단계에서 실시된다.If the main memory device is not called by the data processing unit A, the burst error check loop is executed in the fourth step.

이 버스트 에러 점검은 단일 비트 에러가 검출되는 칩(Chip)에서 모든 번지에 대해 실시된다.This burst error check is performed for every address in the chip where a single bit error is detected.

버스트 에러 점검 후 동일 에러 신드롬 패턴이 제5단계에서 검출되지 않는다면, 단일 비트 에러는 간헐에러로 단정되어, 이 단일 비트 루우틴은 제16도의 점검 루우틴에 되돌아온다.If the same error syndrome pattern is not detected in the fifth step after the burst error check, then a single bit error is assumed to be an intermittent error, and this single bit routine is returned to the check routine of FIG.

버스트 에러 점검 후 에러 신드롬 패턴이 제5단계에서 검출된다면, 단일 비트 에러는 버스트 에러로서 인정된다. 그때에 대체동작이 실시된다.If an error syndrome pattern is detected in the fifth step after the burst error check, a single bit error is recognized as a burst error. At that time, the replacement operation is performed.

제17도의 유통도의 단계(6)에서 (11)에 도시된 대체 동작에서 대체 기억장치(MA)는 이것이 데이타 처리 유니트(A)에 의해 호출되는지 또는 버스트 에러를 검출한 후 호출되는지에 대해 점검되어진다.In the replacement operation shown in steps 11 to 11 of the flow chart of FIG. 17, the replacement memory MA checks whether it is called by the data processing unit A or after detecting a burst error. It is done.

대체 기억장치(MA)가 데이타 처리 유니트(A)에 의하여 호출되어지지 않는다면 대체 제어루우틴이 실시되어진다.If the alternative storage MA is not called by the data processing unit A, an alternative control routine is implemented.

제7도의 단계(6)에 있는 대체 제어루우틴의 제1단계에서, 신호(CGGO)는 데이타 처리 유니트(A)로 부터 대체 동작 제어회로(TC)(제15도)에 인가되어 대체 동작을 시작한다. 그때에 제7단계에서 대체 번지는 제2번지 선택회로(AS'')에서 셋트된다. 그대에 단계 (8)에서 대체 신드롬은 기록 데이타 레지스터(WDR)에서 셋트되고, 그 하나의 입력은 국부 기억장치(LS)에 연결하고, 그 출력은 선(l1)을 토해 기록 데이타 선택회로(WS)에 연결한다.In the first step of the alternative control routine in step 6 of FIG. 7, the signal CGGO is applied from the data processing unit A to the alternative operation control circuit TC (FIG. 15) to perform the alternative operation. To start. At that time, the alternative address is set in the second address selection circuit AS '' in the seventh step. In step (8) a replacement syndrome is set in the write data register WDR, one input of which is connected to the local memory LS, and its output via the line l1 to write data selection circuit WS. ).

그때에 단계(9)에서 신호(STRQ)는 대체 제어를 위해 데이타 처리 유니트(A)로부터 대체동작 제어회로(TC)에 인가된다. 그후 단계(10)에서 대체 비트는 대체 기억 장치에 저장된다. 그때에 단계(11)에서 신호(RWED)는 데이타 처리 유니트(A)로부터 회로(TC)에 인가되어 대체동작을 종료한다. 동시에 대체 제어루우틴은 완료된다.At that time, in step 9, the signal STRQ is applied from the data processing unit A to the replacement operation control circuit TC for replacement control. In step 10 the replacement bit is then stored in the replacement memory. At that time, in step 11, the signal RWED is applied from the data processing unit A to the circuit TC to end the replacement operation. At the same time, the alternate control routine is complete.

제18도는 2중 비트 에러 과정을 설명하기 위한 유통도이다. 데이타 처리 유니트(A)가 주 기억 장치(M)를 호출하는 시간 동안이나 또는 점검 루우틴이 실시되는 동안 2중 비트 에러가 검출되어질 때, 2중 비트 에러 루우틴이 실시된다.18 is a flow chart illustrating a double bit error process. When a double bit error is detected during the time that the data processing unit A calls the main storage device M or while the check routine is executed, the double bit error routine is executed.

제18도에 도시된 바와 같이 복수의 재 시도 동작이 실시된다. 각각의 재 시도 동작은 재 기록 동작과 재판독 동작을 포함한다. 이 제2구현에서 시도 동작은 8번 실시된다. 재 시도 동작에서 둘 또는 그 이상의 비트 에러가 매번 검출된다면, 2중 비트 에러가 정정불능 에러로서 인정된다. 이 경우에 데이타 처리 시스템은 시스템 정지 상태를 가져온다.As shown in FIG. 18, a plurality of retry operations are performed. Each retry operation includes a rewrite operation and a reread operation. In this second embodiment, the trial operation is performed eight times. If two or more bit errors are detected each time in the retry operation, the double bit error is recognized as an uncorrectable error. In this case, the data processing system is brought to a halt.

이 재 시도 동작에서 단일 비트 하드 에러가 에러 신드롬에서 검출된다면 그 때에 대체 제어루우틴이 실시된다. 제2구현에서 대체제어와 점검동작을 위해 사용되는 국부 기억장치(LS)은 대체 기억 상태를 지시하는 표지 영역과 점검번지는 저장하기 위한 영역과 점검동작의 유효를 지시하는 또 다른 표지영역과 단일 비트 하드 에러를 저장하기 위한 또 다른 영역을 갖는다.If a single bit hard error is detected in the error syndrome in this retry operation then an alternate control routine is implemented. In the second embodiment, the local memory LS used for the replacement control and check operation is divided into a label area indicating the replacement memory state and a check address area and another mark area indicating the validity of the check operation. It has another area for storing bit hard errors.

제2구현에서 비록 버스트 에러가 발생할 때만 대체동작이 실시되어진다 하더라도, 대체동작은 단일 비트 하드 에러가 발생할 때 실시되어진 것이다.In the second implementation, although the replacement operation is performed only when a burst error occurs, the replacement operation is performed when a single bit hard error occurs.

또한 재 시도 동작의 수는 8에 제한되지 않고, 어떤 수도 요구되어질 것이다.Also, the number of retry operations is not limited to eight, and any number will be required.

본 발명의 구현의 전술 설명으로부터, 본 발명에 따라 대체 동작이 실시되기 전에 소프트 에러가 검출되어지므로, 하드에러, 버스트에러, 소프트에러, 하드에러와 소프트에러의 화 또는 버스트 에러와 소프트에러의 화에 기인하여 발생되는 테이타 처리 시스템의 시스템 정지상태 가능성은 크게 감소되어진다는 것은 이해될 것이다. 또한 소프트 에러가 발생될 때 대체 기억장치가 사용되지 않으므로 대체 기억장치의 크기는 작게 할 수가 있다.From the foregoing description of the implementation of the present invention, since soft errors are detected before the alternate operation is performed according to the present invention, hard errors, burst errors, soft errors, hard errors and soft errors, or burst errors and soft errors It will be appreciated that the likelihood of a system stoppage of the data processing system generated due to this is greatly reduced. In addition, since the replacement memory is not used when a soft error occurs, the size of the replacement memory can be made small.

Claims

A data processing unit A for processing data stored in the main storage device M and the main storage device M, an error processing unit EP for processing error data read out from the main storage device M, and The data processing unit A stops calling the main storage device during the time that the error processing unit EP is calling the main storage device EP and the error processing unit reads from the main storage device M. Error storage means (FF ₂ ) for storing the error data, wherein error error means (SG) and error data for notifying the error storage means of the error data are detected in the data read out from the main memory. Data storage means DC for correcting the data read from the main memory for outputting the corrected data, and an alternative storage device M for storing the corrected data under the control of the error processing means EP. In the data processing system consisting of A), the data processing system is furthermore used for determining whether or not the error processing unit EP should call the main storage device in response to the error data stored in the error storage means FF ₂ . By the call determination means (FF ₃ , FF ₄ , FF ₅ ) included in the error processing unit EP and the error analysis means SM and the error analysis means SM for analyzing the error data read from the main memory device. In response to the result of analysis, the replacement operation control means (FF ₆ , FF ₇ ) and the correction data stored in the replacement storage device MA for determining whether or not the corrected data should be stored in the replacement storage device A are processed. And data switching means (RS) for delivery to the data processing system.