JPS6220046A - Memory element - Google Patents

Memory element

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JPS6220046A
JPS6220046A JP15976285A JP15976285A JPS6220046A JP S6220046 A JPS6220046 A JP S6220046A JP 15976285 A JP15976285 A JP 15976285A JP 15976285 A JP15976285 A JP 15976285A JP S6220046 A JPS6220046 A JP S6220046A
Authority
JP
Japan
Prior art keywords
information
address
error detection
data
error
Prior art date
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Pending
Application number
JP15976285A
Other languages
Japanese (ja)
Inventor
Toshihiko Sato
敏彦 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6220046A publication Critical patent/JPS6220046A/en
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Abstract

PURPOSE:To prevent erroneous data use by inputting error detection information and data information to an error detecting circuit in time division and outputting the error detection output for write operation and outputting stored information for read operation. CONSTITUTION:An error detecting circuit 15 detects whether error exists in an address signal or not. Data information from a data buffer 17 and error detection information from the address signal are inputted to the error detecting circuit 15 in time division to detect error. When a write control circuit 18 is operated to perform write to a memory cell group 20, the output from the error detecting circuit 15 is outputted from an output selecting circuit 22; and when the data read operation is performed, data stored in the memory cell group 20 is outputted.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、情報処理システムの記憶装置に使用される記
憶素子に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory element used in a memory device of an information processing system.

(従来の技術) 近年、情報処理システムにおける記憶装置ではデータ信
号に含まれる1ピツトの誤りを訂正し、2ビツトの誤υ
を検出する誤り訂正符号を用いる方式が一般化しており
、使用される記憶素子が複数ワードXIビットの構成の
場合には、1個の記憶素子の故障を救済できるようにし
て信頼度を向上している。
(Prior Art) In recent years, storage devices in information processing systems correct 1-bit errors contained in data signals, and correct 2-bit errors υ.
A method that uses an error correction code to detect is becoming popular, and when the memory element used has a configuration of multiple words and XI bits, reliability is improved by making it possible to repair failures in one memory element. ing.

しかしながら、従来の記憶装置に使用されているこの種
の記憶素子は、アドレス信号の誤り検出機能金偏えてい
ないため、記憶素子へ到達する間にアドレス信号系に障
害がある場合には誤ったアドレスの記憶情報を読出すこ
とになる。
However, this type of memory element used in conventional memory devices does not have an error detection function for address signals, so if there is a failure in the address signal system while reaching the memory element, an incorrect address will be detected. The stored information will be read out.

一般に、記憶装置におけるデータは1番地が複数ビット
から成るだめ、アドレス信号系に障害がある場合には複
数ビットのデータが誤ることになり、上記誤り訂正符号
を用いた場合であっても2ビツトの誤りとして検出され
ない場合があり、誤ったデータを情報処理システムが使
用してしまうことになる。
In general, data in a storage device consists of multiple bits per address, so if there is a failure in the address signal system, multiple bits of data will be erroneous, and even if the above error correction code is used, 2 bits This may not be detected as an error, resulting in the information processing system using incorrect data.

上記問題点を防ぐには記憶素子の直前のアドレス分配回
路で誤りを検出するように手段を設けることが考えられ
るが、記憶装置には非常に多くの記憶素子が使用され、
アドレス分配回路も多く使用する必要があるため、誤り
検出手段のハードウェア量が多くなるため、従来から記
憶装置には上記方式が採用されていない。
In order to prevent the above problem, it is possible to provide a means to detect errors in the address distribution circuit immediately before the memory element, but since a large number of memory elements are used in the memory device,
Since it is necessary to use a large number of address distribution circuits, the amount of hardware for the error detection means increases, so the above-mentioned method has not been adopted in storage devices in the past.

(発明が解決しようとする問題点) 上述した従来の記憶素子にはアドレス信号の誤り検出機
能を備えていないため、記憶装置のアドレス系に障害が
あった場合には、誤ったアドレスの記憶情報を読出した
場合でも誤りとして検出されない場合があり、誤ったデ
ータを情報処理システムで使用してしまうと云う欠点が
ある。
(Problems to be Solved by the Invention) Since the conventional memory element described above does not have an address signal error detection function, if there is a failure in the address system of the storage device, stored information at an incorrect address may be detected. Even if the data is read out, it may not be detected as an error, and there is a drawback that the incorrect data may be used in the information processing system.

本発明の目的は、アドレス信号の誤り検出ビット情報と
書込みデータ情報とを時分割して誤り検出回路へ入力し
、アドレス信号の誤り検出を行うとともに、書込み動作
時には誤ジ検出出力をデータ出力信号として送出し、読
出し動作時には記憶セル群からの記憶情報をデータ出力
信号として送出することによジ上記欠点を除去し、誤っ
たデータを使用することがないように構成した記憶素子
を提供することにある。
An object of the present invention is to time-divide address signal error detection bit information and write data information and input them to an error detection circuit to detect errors in the address signal, and to convert the error detection output into a data output signal during a write operation. To provide a memory element configured to eliminate the above-mentioned drawbacks and prevent the use of erroneous data by transmitting stored information from a group of memory cells as a data output signal during a read operation. It is in.

(問題点を解決するための手段) 本発明による記憶素子は記憶セル群と、アドレスデコー
ダと、書込み制御回路と、誤ジ検出回路と、出力選択回
路とを具備して構成したものである。
(Means for Solving the Problems) A memory element according to the present invention includes a memory cell group, an address decoder, a write control circuit, an error detection circuit, and an output selection circuit.

記憶セル群は複数の番地を備え、情報を上記番地へそれ
ぞれ記憶するためのものである。
The memory cell group has a plurality of addresses and is used to store information at each of the addresses.

アドレスデコーダは、アドレス信号に応シて上記記憶セ
ル群のいずれかひとつの番地を選択するためのものであ
る。
The address decoder is for selecting any one address of the memory cell group in response to an address signal.

書込み制御回路は選択されたひとつの番地へ情報を書込
むか、あるいは選択されたひとつの番地から記憶されて
いる情報を読出して出力するかを指定するためのもので
ある。
The write control circuit is for specifying whether to write information to one selected address or to read and output stored information from one selected address.

誤り検出回路は、アドレス信号の誤り検出ビット情報と
書込みデータ情報とを時分割して入力し、誤りがあるか
否かを検出するためのものである。
The error detection circuit inputs the error detection bit information of the address signal and the write data information in a time-division manner and detects whether or not there is an error.

出力選択回路は、書込み制御回路によって書込みが指定
されている状態で、記憶セル群の情報を出力する代りに
誤り検出回路の出力を送出するためのものである。
The output selection circuit is for sending out the output of the error detection circuit instead of outputting the information of the memory cell group when writing is designated by the write control circuit.

(実 施 例) 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第1図は、本発明による記憶素子の一実施例を示すブロ
ック図である。第1図において、1は記憶素子、15は
誤り検出回路、16はアドレスデコーダ、17はデータ
人力バッファ、18は書込み制御回路、19はチップ制
御回路、20は記憶セル群、21は読出し選択回路、2
2は出力選択回路である。
FIG. 1 is a block diagram showing one embodiment of a memory element according to the present invention. In FIG. 1, 1 is a storage element, 15 is an error detection circuit, 16 is an address decoder, 17 is a data manual buffer, 18 is a write control circuit, 19 is a chip control circuit, 20 is a storage cell group, and 21 is a read selection circuit. ,2
2 is an output selection circuit.

第1図において、本発明による記憶素子1は2進情報を
記憶するための記憶セル群20と、アドレス信号を信号
線10から入力し、記憶セル群20のひとつの番地を選
択するためのアドレスデコーダ16と、信号線10およ
びデータ人力バッファ17に接続され、アドレス信号に
誤ジがあるか否か全検出するための誤り検出回路15と
、記憶素子1の動作を起動するチップ指定信号を信号線
13により入力して記憶素子1の内部の各ブロックを制
御するためのチップ制御回路19と、書込み/読出し動
作を指定する書込み指定信号を信号線12により入力し
て書込み動作を制御するための書込み制御回路18と、
アドレス信号線l。
In FIG. 1, a memory element 1 according to the present invention includes a memory cell group 20 for storing binary information, and an address signal for inputting an address signal from a signal line 10 to select one address of the memory cell group 20. A decoder 16, an error detection circuit 15 which is connected to the signal line 10 and the data manual buffer 17 and which detects whether or not there is an error in the address signal, and a chip designation signal that starts the operation of the storage element 1. A chip control circuit 19 receives an input through a line 13 to control each block inside the memory element 1, and a chip control circuit 19 inputs a write designation signal specifying a write/read operation through a signal line 12 to control the write operation. a write control circuit 18;
Address signal line l.

上の誤り検出ビット情報と書込み動作時の書込みデータ
とを時分割して形成したデータ入力信号を信号線11に
より入力し、記憶素子群20および誤り検出回路15へ
送出するためのデータ入力バッファ17と、記憶素子群
20から複数個の記憶情報を入力し、選択されたひとつ
の番地の記憶情報を出力するための読出し選択回路21
と、信号線12上の書込み指定信号が読出し状態の場合
には読出し選択回路21の出力をデータ出力信号線14
へ送出し、書込み状態の場合には誤り検出回路15の出
力をデータ出力信号線14へ送出するための出力選択回
路22とから成る。
A data input buffer 17 receives a data input signal formed by time-sharing the above error detection bit information and write data during a write operation through a signal line 11 and sends it to the storage element group 20 and error detection circuit 15. and a read selection circuit 21 for inputting a plurality of pieces of storage information from the storage element group 20 and outputting storage information at one selected address.
When the write designation signal on the signal line 12 is in the read state, the output of the read selection circuit 21 is sent to the data output signal line 14.
and an output selection circuit 22 for sending the output of the error detection circuit 15 to the data output signal line 14 in the write state.

第1図において、本発明による記憶素子lは信号線10
上のアドレス信号、およびデータ入力信号線11からの
アドレス信号に誤りがあるか否かを誤り検出回路15で
検出し、書込み動作でデータ出力信号線14上の情報を
使用していない場合には誤り検出回路15の出力をデー
タ出力信号線14へ送出する。
In FIG. 1, a storage element l according to the invention is connected to a signal line 10.
The error detection circuit 15 detects whether there is an error in the above address signal and the address signal from the data input signal line 11, and if the information on the data output signal line 14 is not used in the write operation, The output of the error detection circuit 15 is sent to the data output signal line 14.

第2図は、信号線!!上のデータ入力信号を説明するた
めに第1図の記憶素子lに対する入力信号を示すタイミ
ング図である。第2図において、チップ指定信号線13
、アドレス信号線10および書込み指定信号線12の信
号の状態が確定している1サイクル期間中にデータ入力
信号線11へはアドレス誤り検出情報と書込みデータ情
報とが時分割して与えられる。通常の記憶素子ではチッ
プ指定信号線13およびアドレス信1110を介して該
当信号を受信してから記憶素子1の内部の記憶セル群2
0を選択するまでに時間の遅れがあり、データ入力信号
線11からの書込みデータ情報の確定時刻が少し遅れて
も記憶素子1の動作速度には影響しない場合が多い。ま
た、上記アドレス誤り検出情報の確定時間の遅れはデー
タ入力バッファ17、または誤り検出回路15の受信側
にフリップフロップ回路を用いれば短縮できる。
Figure 2 is a signal line! ! 2 is a timing diagram showing an input signal to the storage element l of FIG. 1 to explain the above data input signal; FIG. In FIG. 2, the chip designation signal line 13
, address error detection information and write data information are provided to the data input signal line 11 in a time-sharing manner during one cycle period in which the states of the signals on the address signal line 10 and the write designation signal line 12 are determined. In a normal memory element, after receiving the corresponding signal via the chip designation signal line 13 and the address signal 1110, the memory cell group 2 inside the memory element 1
There is a time delay before selecting 0, and even if there is a slight delay in the determination time of the write data information from the data input signal line 11, the operating speed of the storage element 1 is often not affected. Furthermore, the delay in determining the address error detection information can be shortened by using a flip-flop circuit on the receiving side of the data input buffer 17 or the error detection circuit 15.

上述したことから、本発明の記憶素子1は入出力端子数
を増加させることなくアドレス信号の誤り検出を行うこ
とができることになる。
From the above, the memory element 1 of the present invention can detect errors in address signals without increasing the number of input/output terminals.

一般の記憶装置においては嘗込み動作時に読出しデータ
系パスを使用していないため、本発明による記憶素子を
使用することにより記憶装置のひとつの番地に相当する
複数個の誤り検出結果を容易に選択できるため、記憶装
置として誤りの有無を判別する回路量が非常に少なくて
よいことになる。また、記憶装置の1番地に相当する複
数個の記憶素子におけるアドレス信号の誤ジ検出結果が
得られるため、アドレス系回路の障害箇所全診断するの
が容易になる。
In general storage devices, the read data path is not used during reading operation, so by using the storage element according to the present invention, multiple error detection results corresponding to one address of the storage device can be easily selected. Therefore, the amount of circuitry required for determining whether or not there is an error in the storage device can be extremely small. Furthermore, since the results of detecting errors in address signals in a plurality of memory elements corresponding to one address of the memory device can be obtained, it becomes easy to diagnose all fault points in the address system circuit.

(発明の効果) 以上説明したように本発明は、アドレス信号の誤り検出
ビット情報と書込みデータ情報とを時分割して誤り検出
回路へ入力し、アドレス信号の誤り検出を行うとともに
、書込み動作時には誤り検出出力をデータ出力信号とし
て送出し、読出し動作時には記憶セル群からの記憶情報
をデータ出力信号として送出することにより、アドレス
信号における誤りの有無全検出してデータ出力信号線に
送出することかでき、本発明による記憶素子を使用した
記憶装置においてはアドレス系の障害を少ない量のハー
ドウェアで容易に検出でき、誤ったデータを情報処理シ
ステムで使用するのを避けることができると云う効果が
ある。また、記憶装置のアドレス系の障害箇所を容易に
指摘することができると云う効果もある。
(Effects of the Invention) As explained above, the present invention inputs the error detection bit information of the address signal and the write data information to the error detection circuit in a time-sharing manner, detects errors in the address signal, and also performs error detection during the write operation. By sending the error detection output as a data output signal, and during read operation, sending the stored information from the storage cell group as a data output signal, it is possible to detect all errors in the address signal and send it to the data output signal line. In the storage device using the storage element according to the present invention, a failure in the address system can be easily detected with a small amount of hardware, and the use of erroneous data in an information processing system can be avoided. be. Another advantage is that it is possible to easily point out the location of a failure in the address system of the storage device.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明による記憶素子の一実施例2示すブロ
ック図である。 第2図は、第1図の記憶素子における入力信号を示すタ
イミング図である。 1・・・記憶素子  15・・・誤り検出回路16・・
・アドレスデコーダ 17・・・データ人力バッファ 18・・・書込み制御回路 】9・・・チップ制御回路  20・・・記憶セル群2
1・・・読出し選択回路 22・・・出力選択回路10
〜14・・・信号線
FIG. 1 is a block diagram showing a second embodiment of a memory element according to the present invention. 2 is a timing diagram showing input signals in the storage element of FIG. 1. FIG. 1... Memory element 15... Error detection circuit 16...
・Address decoder 17... Data manual buffer 18... Write control circuit] 9... Chip control circuit 20... Memory cell group 2
1... Read selection circuit 22... Output selection circuit 10
~14...Signal line

Claims (1)

【特許請求の範囲】[Claims] 複数の番地を備えて情報を前記番地へそれぞれ記憶する
ための記憶セル群と、アドレス信号に応じて前記記憶セ
ル群のいずれかひとつの番地を選択するためのアドレス
デコーダと、前記選択されたひとつの番地へ前記情報を
書込むか、あるいは前記選択されたひとつの番地から前
記情報を読出して出力するかを指定するための書込み制
御回路と、前記アドレス信号の誤り検出ビット情報と書
込みデータ情報とを時分割して入力し、誤りがあるか否
かを検出するための誤り検出回路と、前記書込み制御回
路が書込みを指定している状態で、前記記憶セル群の前
記情報を出力する代りに前記誤り検出回路の出力を送出
するための出力選択回路とを具備して構成したことを特
徴とする記憶素子。
a memory cell group having a plurality of addresses and storing information at each of the addresses; an address decoder for selecting one address of the memory cell group according to an address signal; and the selected one. a write control circuit for specifying whether to write the information to the address or read and output the information from the selected one address; and error detection bit information and write data information of the address signal. an error detection circuit for inputting in a time-divided manner and detecting whether or not there is an error; and an error detection circuit for inputting the information in a time-divided manner and detecting whether or not there is an error; A memory element comprising: an output selection circuit for sending out the output of the error detection circuit.
JP15976285A 1985-07-19 1985-07-19 Memory element Pending JPS6220046A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01217654A (en) * 1988-02-26 1989-08-31 Nec Corp Register file

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01217654A (en) * 1988-02-26 1989-08-31 Nec Corp Register file

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