(54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ(54) DEVICE OF CLOCK SYNCHRONIZATION
Изобретение относитс к технике св зи и может использоватьс в многоканальных системах радиосв зи, телеметрии и передачи данньЕХ. , Известны устройства-тактовой сишсронизации , в которых информаци , используема дл подстройки фазы генератора тактовых импульсов, извлекаетс из рабочих посылок сигналов относительной фазовой манипул ции путем их дополнительной обработки ,i Известно устройство тактовой синхронизации , содержащее два квадратурных канала , каждый из которых состоит из последовательно соединенных перемножитеп ;и инте гратора, бьгход которого подключен ко входам элемента задержки и квадратора, Ьы .ход которого подключен к соответствующему входу сумматора, выход которого через последовательно соединенные дифференцируюншй блок, блок управлени , ко второму входу которого подключен выход генератора тактовых импульсов, делитель частоты и дешифратор подключен соответственно к управл ющим входам элементов задержки и интег раторов, а также вспомогательный сумматор, выход которого подключен к третьему аходу блока управлени f2J . Однако известные устройства имеют большое врем вхождени в синхронизм при любой величине расстройки фаз. Цель изобретени - сокращение времени прохождени в синхронизм. Дл этого в устройстве тактовой синхронизации , содержащем два квадратурных канала, каждый из которых состоит из последовательно соединенных перемножител и интегратора, выход которого подключен ко входам элемента задержки и квадратора, выход которого подключен к соответствующему входу сумматора, выход которого через последовательно соединенные дифференцируюший блок, блок управлени , ко второму входу которого подключен выход генератора тактовьпс импульсов, делитель частоты и дешифратор подключен соответственно к управл ющим входам элементов задержки и интеграторов , а также вспомогательный сумматор , выход которого подключен к третьеMy входу блока управлени , введены дополнительный элемент задержки, а в каждый квадратурный канал - дополнительный перем ожитель. В каждом квадратурном канале дополнительный перемножитель включен между выходами соответствующих интегратора и элемента задержки к соответствующим входом вспомогательного сумматора, а дополнительный элемент задержки между выходом сумматора и вторым входом дифференцирующего блока, причем и: управл ющему входу дополнительного элемента задержки подключен соответствук щий выход дешифратора. На чертеже приведена структурна электрическа схема предложенного устройства . Оно содержит два квадратурных каИала, каждьй из которых состоит иа последовател но соединенных перемножител 1, 2 и интегратора 3, 4, выход которого подключен ко Входам элемента задержки 5, 6 и квадратора 7, 8, выход которого; подключен к соответствующему входу сумматора 9, вьосод которого через последовательно сйадиненныв 1диффрендирующий блок Ю, блок управлени 11, ко второму входу которого подключен выход генератора тактовых импульсов 12, делитель частоты 13 и дешифратор 14 подключей соответственно к управл юшим входам элементов задержки 5, 6 и интеграторов 3, 4, а также вспомогательный сумма тор 15, выход которого подключен к третьему &ХОДУ блока управлени 11, дополнительный элемент задержки 16 в каждом квадратурном канале дополнительный перемножи- тепь 17, 18. В каждом квадратурном канале допоиЧ1итвльный перемножитель 17, 18 включеи между выходами соответствующих интеграто ров 3, 4 и элементов задержки 5, 6 и соответствующим нходом вспомогательного сумматора 15, а дополнительный элемент as держки 16 - между выходом сумматора 9 и вторым аходом дифференцирующего блока Ю. К управл ющему входу дополнительного элемента задержки 16 подключен соответствующий выход дешифратора 14. Устройство работает следующим образом. На входы перемножителей 1 и 2 из канала поступает fl посылка сигнала , состо ща из ортогональных на интервале колебаний 5ЛО .,-L {(л) i 4 ф ), , Ht4li( , где т - длительность посылки сигнала; 01 - амплитуда от ортогональных переносчиков; 2ft Wj «t-%- 1 - частота ортогональных перенос- значение начальной фазы i -того ортогонального переносчика сигналов относительной фазовой манипул ции. С интеграторов 3 и 4 по сигналу с выхода дешифратора 14 в моменты времени 1. illllljLlJl 2снимаютс отсчеты посто ннОгб напр жени , пропорционального проекци м i-ойдоставл ющей м -ой посылки сигнала за интервал интегрировани Г -|- которые соответственно равны: Т Ыи Sj.(i) &i«w tdi - costf, 4lH-J S,(i)coeWitdt -.Sm. Xj,f,«j ejU)4HOJjfcli -| COS4 Чгн°1 0iWco6,Ul co5cpi. С помощью квадраторов 7 и 8 и сумматора 9 вычисл ютс квадраты модулей векторой посылок за каждый интервал интегрировани Т вида ), i, На вьххода диффренцируюшего блока 1О формируетс сигнал рассогласовани по фазе импульсов тактовой синхронизации, равный разности модулей А - AJ вектора посылки за интервалинтегрировани и задержанного элементом задержки 16 на $ модул 1 А А .sbjztia ,1 , ри Tj.Tj-T система находитс в синхрозме ( U,,0), дновременно с выхода интеграторов 3 и 4 апр жение X и Y- - непосредственно, через элемент задержки . пит t,t п., В 6 поступает на перемножитель 17 и 8, на выходе которых напр жение соотетственно равно:The invention relates to communication technology and can be used in multichannel radio communication systems, telemetry and data transmission. Known clocks are known, in which the information used to adjust the phase of the clock generator is extracted from the working premises of relative phase shift keying signals by processing them. I A clocking device containing two quadrature channels, each of which consists of connected multipliers; and the integrator, whose bijou is connected to the inputs of the delay element and the quad, whose input is connected to the corresponding input of the sum Matora, the output of which is through a serially connected differential unit, a control unit, to the second input of which the output of the clock generator is connected, a frequency divider and a decoder are connected respectively to the control inputs of the delay elements and integrators, as well as an auxiliary adder, the output of which is connected to the third output control unit f2J. However, the known devices have a large time to synchronize at any value of the phase mismatch. The purpose of the invention is to reduce the time taken to synchronize. To do this, in a clock synchronization device containing two quadrature channels, each of which consists of a series-connected multiplier and an integrator, the output of which is connected to the inputs of the delay element and the quadrator, the output of which is connected to the corresponding input of the adder, the output of which is through the series-connected differentiated unit control, to the second input of which the output of the generator of pulses of pulses is connected, the frequency divider and the decoder are connected respectively to the control input Odam delay elements and integrators, as well as an auxiliary adder, the output of which is connected to the third My input of the control unit, are added an additional delay element, and an additional amplifier is added to each quadrature channel. In each quadrature channel, an additional multiplier is connected between the outputs of the corresponding integrator and the delay element to the corresponding input of the auxiliary adder, and an additional delay element between the output of the adder and the second input of the differentiating unit, and the: control input of the additional delay element is connected to the corresponding decoder output. The drawing shows a structural electrical circuit of the proposed device. It contains two quadrature channels, each of which consists of sequentially connected multipliers 1, 2 and integrator 3, 4, the output of which is connected to the Inputs of the delay element 5, 6 and quadrature 7, 8, the output of which; connected to the corresponding input of the adder 9, whose receiver through successively 1diffrending unit Yu, the control unit 11, to the second input of which the output of the clock generator 12, the frequency divider 13 and the decoder 14 are connected respectively to the control inputs of delay elements 5, 6 and integrators 3, 4, as well as the auxiliary sum of the torus 15, the output of which is connected to the third & H of the control unit 11, an additional delay element 16 in each quadrature channel is an additional multiplier 17, 18. In each quadrature channel, the additional multiplier 17, 18 includes between the outputs of the respective integrators 3, 4 and delay elements 5, 6 and the corresponding output of the auxiliary adder 15, and the additional element as of the holder 16 - between the output of the adder 9 and the second output of the differentiating unit J. K the control input of the additional delay element 16 is connected to the corresponding output of the decoder 14. The device operates as follows. The multiplier 1 and 2 inputs from the channel receive a fl signal sending consisting of 5L orthogonal oscillations in the interval, - L {(l) i 4 f),, Ht4li (where t is the signal sending duration; 01 is the amplitude from the orthogonal carriers; 2ft Wj "t -% - 1 - orthogonal transfer frequency - the value of the initial phase of the i -th orthogonal carrier of relative phase shift signaling. From integrators 3 and 4, the signals from the output of the decoder 14 are taken at time points 1. illljLlJl 2 voltage proportional to the projections of the i-equivalent m -th signal transmissions for the integration interval G - | - which are respectively equal to: T and Sj. (i) & i "w tdi - costf, 4lH-JS, (i) coeWitdt -.Sm. Xj, f," j ejU ) 4HOJjfcli - | COS4 Chgn ° 1 0iWco6, Ul co5cpi. Using squares 7 and 8 and adder 9, the squares of the modules are calculated by the vector of parcels for each integration interval T of the form), i. delayed by a delay element 16 on $ mod 1 A А .sbjztia, 1, with Tj.Tj-T system is in sync (U ,, 0), simultaneously with the output of integrators 3 and 4 Apr X and Y- directly, through the element delays. Pit t, t p., B 6 goes to multiplier 17 and 8, at the output of which the voltage is respectively equal to: