SU557499A1

SU557499A1 - Устройство цикловой синхронизации дл блочных кодов

Info

Publication number: SU557499A1
Application number: SU2118596A
Authority: SU
Inventors: Игорь Францевич Хомич
Original assignee: Пензенский Завод-Втуз При Заводе Вэм, Филиал Пензенского Политехнического Института
Priority date: 1975-03-31
Filing date: 1975-03-31
Publication date: 1977-05-05

Description

(54) УСТРОЙС1 ВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ ДЛЯ БЛОЧНЫХ КОДОВ

/iv jJiijMeinu Ht-.J включенного между выходом ivHcpUTOpa тактовых импульсов и входом делител частоты.

На чертеже изображена блок-схема предложенного устройстаа.

Устройство цикловой синхронизации дл блочных кодов содержит на передающей стороне последовательно соединенные кодирующий блок 1, к управл ющему входу которого подключен распределитель 2, и сумматор по модулю два 3, аналюэг тор проверок кода 4 состо щий, например, из регистра сдвига 5, узла вычислени проверок кода 6 и дешифратора 7, элемент задержки 8 и ключ 9, а на приемной стороне - входной регистр сдвига 10, выходы которого подключены к блоку вычислени проверок кода 11, накопитель проверок кода 12, состо щий, например, из элемета ИЛИ 13, элемента НЕ 14 и регистра сдвига 15, дополнительные сумматоры по модулю два 16, например, 16-1,16-2, 16-3, дешифратор 17, ключ 18, сумматор по модулю два 19, декодирующий блок 20, делитель чар: тоты 21, элемент НЕТ 22 и генератор тактовых импульсов 23.

На передающей стороне кодирующий блок 1, сумматор по модулю два 3, анализатор проверок кода 4, элемент задержки 8 и ключ 9 соединены последовательно, а второй выход распределител 2 через ключ 9 подключен ко второму входу сумматора по модулю два 3.

На приемной стороне входной регистр сдвига 10, cjTviMaTOp по модулю два 19 и декодирующий блок 20 включены последовательно. Выходы входного регистра сдвига 10 подключены также к блоку вычислени проверок кода 11, выходы которого подключены ко входам соответствующих дополнительных сумматоров по модулю два 16 (например, 16-1, 16-2, 16-3) непосредственно и через накопитель проверок кода 12, выход которого соединен со вторым входом сумматора по модулю два 19 через ключ 18, к управл ющему входу которого подключен выход дещифратора 17. Выход дещифратора 17 соединен также с управл ющим входом элеме1гга НЕТ 22, включенного между выходом генератора тактовых импульсов 23 и уходом делител частоты 21. К управл ющему входу декодирующего блока 20 подключен выход делител частоты 21, соединенного через элемент НЕТ 22 с генератором тактовых импульсов 23.

Предложенное устройство работает следующим образом.

На передаче информаци кодируетс групповым (п,к) кодом в кодирующем блоке 1, который управл етс расгфеделителем 2 и поступает через сумматор по модулю два 3 в анализатор проверок кода 4 дл несинхронных сдвигов. Анализатор проверок кода 4 содержит п-разр дньгй регистр сдвига 5, соединенный с узлом вычислени проверок кода 6 и дешифратором 7. Последний вырабатывает единкчньгй сигнал, ecfiK на выбранных несинхронных сдвигах будет удовлетвор тьс закон построени (п,к) кода. Тогда этс сигнал поступает через элемент задержки 8 и открытый ключ 9 на сумматор по модулю два 3, где складьшаетс с проверочным знаком последующей кодовой комбинации. Таким образом, в канал св зи будут передаватьс кодовые комбинации, которые дополнительно несут информацию о проверке выбранных несинхронных сдвигов.

На приеме закодированна последовательность

накапливаетс во входном регистре сдвига 10 и провер етс в блоке вычислени проверок кода 11 с каждым сдвигом. Результаты проверок на выбранных несинхронных сдвигах постулашг в накопитель проверок кода Ц и затем сравниваютс на

дополнительных сумматорах по модулю два 16-1, 16-2, 16-3 со значени ми проверок последующей кодовой комбинации. Таким образом, на синхронном сдвиге на входе дещифратора 17 будет (п-к) нулей и здарещающий сигнал на элемент НЕТ 22 не

поступит. Поэтому генератор тактовых импульсов 23 в этом случае не изменит цикловой фазы делител частоты 21, управл ющего работой декодирующего блока 20 корректирующего кода. Дл исключени поступлени на вход декодирующего

блока, 20кодовых комбинаций с дополнительной синхройнформацией, дополнительный выход накопител проверок кода 12 через ключ 18 соединен с сумматором по модулю два 19.

В предложенном устройстве уменьщена веро тность ложной синхронизации.

Claims

Формула изобретени

Устройство цикловой синхронизации дл бпочных кодов, содержащее на передающей стороне последовательно соединенные кодирующий блок, к управл ющему входу которого подключен распределитель , и сумматор по модулю два, а на приемной стороне - последовательно соединенные входной

регистр сдвига, выходы которого подключены к блоку вычислени проверок кода, сумматор по модулю два и декодирующий блок, к управл ющему входу которого подключен выход генератора тактовых импульсов через делитель частоты, а также депотфратор, отличающеес тем, что, с целью уменьщени веро тности ложной синхронизации , в него введены на передающей стороне последовательно соединенные анализатор проверок кода, элемент задержки и ключ, а на приемной

стороне - накопитель гфоверок кода, элемент НЕТ, ключ и дополнительные сумматоры по модулю два, при этом на передающей стороне второй выход распределител через ключ подключен ко второму входу сумматора по модулю два, выход которого

подклгочен ко входу анализатора проверок кода, а на приемной стороне - выходы блока вычислени проверок кода подключены ко входам соответствующих дополнительных сумматоров по модулю два непосредственно и через накопитель проверок кода,

выход которого подключен ко второму входу сумматора no модулю два через ключ, к управл ютему входу которого подключен выход дешифратора , который подключен к управл ющему входу jjieMcina НЬТ, включенного между выходом генератора гакговых ишгульсов и входом делител частоты. Источники информации, прин тые во впима.чие при экспертизе: 1. Блейхман В. С. С1шхронизирую1цие свойства смежных классов циклических кодов, Вопросы радиоэлектроники, сери XI, Техника проводной св зи, вып. 7, стр. 47-52, 1966.

1