SU554630A1

SU554630A1 - Цифровое устройство слежени за задержкой псевдослучайных последовательностей

Info

Publication number: SU554630A1
Application number: SU2127080A
Authority: SU
Inventors: Владимир Гаврилович Солоненко; Сергей Антонович Ганкевич; Борис Павлович Новиков; Николай Петрович Жаровин; Анатолий Николаевич Баранов
Original assignee: Минский радиотехнический институт
Priority date: 1975-04-21
Filing date: 1975-04-21
Publication date: 1977-04-15

Description

1

Изобретение относитс к св зи и радиолокации и может использоватьс в совмещенных системах измерени параметров движени и передачи информации и в системах св зи, использующих «ансамбль ортогональных бинарных кодов.

Известно устройство слежени за задержкой , содержащее опорный генератор псевдослучайных видеопоследовательностей, выполненный на регистре сдвига с обратной св зью, два разр да которого подключены к одним входам двух перемножителей, другие входы последних соединены с входной шиной.

Однако известное устройство имеет невысокую надежность работы.

Известно цифровое устройство слежени за задержкой псевдослучайных последовательностей , содержащее на входе два перемножител , выходы которых подключены к соответствующим входам реверсивного счетчика и сумматора по модулю два, выход последнего через элемент И подключен к счетному входу реверсивного счетчика, а его выходы сложени и вычитани через последовательно соединенные управл ющий элемент и делитель частоты подключены к входу генератора опорных сигналов, причем выход кварцевого генератора подключен к соответствующему входу элемента И.

Однако известное устройство не может использоватьс в системах, использующих «ансамбль ортогональных бинарных кодов.

С целью обеспечени слежени за задержкой сигналов, передаваемых ортогональными бинарными кодами, в цифровое устройство слежени за задержкой псевдослучайных последовательностей введены распределитель, первый и второй элементы ИЛИ, 2п элементов И и rt элементов задержки (где п - число ортогональных бинарных сигналов), при этом каждый выход генератора опорных сигналов подключен к соответствующей паре элементов И, причем выход генератора опорных

сигналов подключен к первому входу одного элемента И непосредственно, а к первому входу другого - через элемент задержки, к управл ющему входу которого подключен выход делител частоты, а к вторым входам одного

и другого элементов И подключены соответствующие выходы распределител , к управл ющему входу которого подключен выход кварцевого генератора, кроме того, выходы нечетных элементов И через первый элемент ИЛИ

и выходы четных элементов И через второй элемент ИЛИ подключены к вторым входам соответствующих перемножителей, а один из выходов распределител подключен к соответствующему входу управл ющего элемента.

На чертеже представлена структурна электрическа схема предложенного устройства.

Устройство содержит на входе перемножител 1, 2, выходы которых подключены к соответствующим входам реверсивного счетчика 3 и сумматора 4 по модулю два, выход которого через элемент И 5 подключен к счетному входу реверсивного счетчика 3, выходы сложени и вычитани последнего через последовательно соединенные управл ющий элемент 6 и делитель 7 частоты подключены к входу генератора 8 опорных сигналов, причем выход кварцевого генератора 9 соединен с соответствующим входом элемента И 5 п с управл ющим входом распределител 10.

Устройство содержит также 2л элементов И 11, 12 и л элементов задержки 13 (где п - число ортогональных бинарных сигналов), при этом каждый выход генератора опорных сигналов подключен к соответствующей паре элементов И 11, 12, причем выход генератора опорных сигналов подключен к первому входу элемента И 11 непосредственно, а к первому входу элемента И 12 через элемент задержки 13, к управл ющему входу которого подключен выход делител частоты, а к вторым входам элементов И П, 12 подключены соответствующие выходы распределител 10. Выходы элементов И И через первый элемент ИЛИ 14 и выходы элементов И 12 через второй элемент ИЛИ 15 подключены к вторым входам соответствующих перемножителей 1, 2, а один из выходов распределител 10 подключен к соответствующему входу управл ющего элемента 6.

Устройство работает следующим образом.

На каждый из перемножителей 1, 2 поступает бинарна входна последовательность и с выходом элементов ИЛИ 14, 15 - опорный сигнал, незадержанный и задержанный на 2ти, (где Тц - длительность импульса), представл ющий сумму выборок всех ортогональных кодов. Сигналы с выходов перемножителей 1, 2 управл ют режимом работы реверсивного счетчика 3, на счетный вход которого через элемент И 5 поступает последовательность импульсов частотой

I

fr

п.

где Tg - длительность дискрета подстройки. Разрешение на элемент И 5 подаетс с сумматора по модулю два в момент присутстви на выходах перемножителей 1, 2 сигналов различных знаков, что обеспечивает работоспособность реверсивного счетчика 3 и тождественно операции вычитани в момент равенства знаков входных сигналов.

Интегрирование разйОсти осуществл етс реверсивным счетчиком 3, обеспечивающим, следовательно, формирование дискриминационной характеристики. В управл ющем элементе 6 в зависимости от знака рассогласовани осуществл етс добавление импульсов в поступающую на вход последовательность с одного из выходов распределител или вычитание .

Тактовые импульсы формируютс делителем частоты.

Таким образом, предложенное устройство обеспечивает слежение за задержкой при передаче информации п ортогональными бинарными кодами, что расшир ет область применени устройства.

Claims

Формула изобретени

Цифровое устройство слежени за задержкой псевдослучайных последовательностей, содержащее на входе два перемножител , выходы которых подключены к соответствующим

входам реверсивного счетчика и сумматора по модулю два, выход последнего через элемент И подключен к счетному входу реверсивного счетчика, а его выходы сложени и вычитани через последовательно соединенные управл ющий элемент и делитель частоты подключены к входу генератора опорных сигналов, причем выход кварцевого генератора подключен к соответствующему входу элемента И, отличающеес тем, что, с целью обеспечени

слежени за задержкой сигналов, передаваемых ортогональными бинарными кодами, в устройство введены распределитель, первый и второй элементы ИЛИ, 2п элементов И и л элементов задержки (где л - число ортогональных бинарных сигналов), при этом каждый выход генератора опорных сигналов подключен к соответствующей паре элементов И, причем выход генератора опорных сигналов подключен к первому входу одного элемента

И непосредственно, а к первому входу другого - через элемент задержки, к управл ющему входу которого подключен выход делител частоты, а к вторым входам одного и другого элементов И подключены соответствующие

выходы распределител , к управл ющему входу которого подключен выход кварцевого генератора , кроме того, выходы нечетных элементов И через первый элемент ИЛИ и выходы четных элементов И через второй элемент

ИЛИ подключены к вторым входам соответствующих перемножителей, а один из выходов распределител подключен к соответствующему входу управл ющего элемента.

m Г7| «.« Г77 nrni i:O2:.jp4yj|X