SU554508A1 - Устройство дл формировани однополосного сигнала - Google Patents

Description

Устройство содержит источники J и 2 исходных сигналов, дешифратор 3, .формирователи 4 и 5 имлульсов, .логический элемент ИЛИ 6, делитель 7 частоты, дополнительный делитель 8 частоты, второй логический эле-мент ИЛИ 9, умножители 10-13, сумматор 14, .первый логический элемент ИЛИ 15, логические элементы И 16 и 17, линию задержки 18, счетчик .импульсов 19. Устройсгво работает следующим образом. Источники исходных сигналов ( вырабатывают «а/пр жени  (эпюры 20 « 21, фиг. 2), которые умножаютс  по частоте в четыре раза (эпюры 22 и 23), затем из них формируютс  последовательности коротких иматульсов, суммирующиес  IB элементе ИЛИ 6 (эпюра 24) и подающиес  на (Вход делител  7 частоты, составленного из двух последовательно соединенных триггерНых  чеек. Выходной сигнал делител  7 представлен на эпюре 25 фиг. 2, причем выходной сигнал делител  7 - есть искомый однонолосный сигнал, иа1приме1р, верхней боковой полосы частот. Последовательность имлульсов с выхода элемента 6 через элемент ИЛИ 9 подаетс  та|кже на вход делител  8 (эпюра 26, фиг. 2), выходной сигнал ;которого сдвинут по фазе относительно -выходного сигнала делител  7 на угол , так как первые триггеры обоих делителей в начальный момент наход тс  в одном и том же состо нии, а их вторые триггеры - в ПрОТИ ВОПОЛОЖИЫХ. Однополосные сигналы, их основные гармоники |сдвиНуты на некоторый угол ф, с выходов делителей 7 и 8 .подаютс  на «ходы умножителей . На их вторые.входы (эпюры- 27-30, фиг. 2) подаютс  нап-р жени , выра-батываемые дешифратором из исходного сигнала . и сигнало в с выхода формировател  4. Выходные сигналы умножителей 10-13 (эпюры 31-34 фиг. 2) суммируютс  в сумматоре 14, суМмар ый сигнал с выхода сумматора 14 (эпюра 35, фиг. 2) и второй исходной сигнал подаютс  на логический элемент ИЛИ 15, его выходной сипнал (эпюра 36, фнг. 2) отличен от Константы, а его положительное перепады, используютс  дл  сдвига по фазе выходного сигнала делител  8 относительно выходного сигнала делител  7. Сигнал, с выхода делител  8 сдвигаетс  по фазе отнасительно сигнала делител  7 за счет подачи до полнительного импульса, формируемого элементом И 16 из выходного потендиала элемента ИЛИ 15. На второй вход элемента И 16 подаетс  от счетчика 19 разрещающий .Потенциал, при этом на управл ющий ВХОД элемента И 17 от этого же счетчика по1ступает потенциал заПрета (эпюра 37, фиг. 4), поэтому донолнительный вход элемента ИЛИ 6 отключен от .выхода элемента ИЛИ 15. Таким образом, сигнал с выхода дел-ител  8 сдвигаетс  каждый раз иа угол 90° относительно сигнала .делител  7 при поступлении на вход элемента И 16каждого положительного перепада с выхода элемента ИЛИ 15. Сдвиг происходит до тех inop, пока основные гармоники сигналов с выхода делителей 7 и 8 не сдвинутс  по фазе один относительно другой на фиксир01ванный на первд зада.нный угол, например ф -90°. В этом слу;чае выходной потенциал делител  8 соответствует э:пюре 38 (фиг. 2). Выходные сигналы ум-нож«телей 11 и 13 вредставлены соотвеКствеННо на эпюрах 39 и 40 (фиг. 2). при этом выхо-дной сигнал сумматора 14 представлен на эпюре 41 (фиг. 2), а выходной сигна.л элемента ИЛИ 15, преврап ающийс  в константу, представлен на эпюре 42 (фиг. 2). ИрИ другом исходном состо нии  чеек делителей 7 и 8 (эпюры 43 и 44, фиг. 3) лри заданной фазовом сдвиге ф -90° сигналов делителей . 7 и 8 выходное напр жение элемента ИЛИ 15 (эпюры 45, фиг. 3) не обращаетс  в посто иную величину. В этом случае перепады сигнала с выхода элемента 15 иапользуютс  дл  одновременного сдвига по фазе иапр жеиий с выхода делителей 7 и 8 относительно исХОДных сигийлов. Дл  этого добаВочные импульсы , формируемы-е из положительных перепадов сигнала элемента ИЛИ 15, подаютс  сразу на оба делител  частоты, при этом на делитель 7 добавочные импульсы подаютс  через элемент ИЛИ 6, а на делитель 8 - через элементы или 6 и 9 с выхо.да элемента И 17. Сдвиг производитс  до тех нор, пока выход-ные наПр жеии  делителей 7 и 8 не будут сооответствовать эпюрам 25 и 38 (фиг. 2), а переменна  составл юща  сигнала с выхо.да элемента ИЛИ 15 исчезнет. Если сигналы с выходов делИтелей 7 и 8 произвольным образом Сдвинуты по фазе и однополосный сигнал не синхронизирован с исходными сигналами, то .на выходе элемента ИЛИ 15 по вл етс  пачка имггульсав (э1ПЮ1ра 46, фиг. 4). Иервый импульс пачки (эпюра 47, фиг. 4) проходит через элемент И 17 и сдвигают систему сигналов делителей 7. и 8 относительно исходных Сигна.лов. Этот же импульс задерживаетс  на .kaaoe врем  линией задержки 18 и вызывает срабатывание счетчика импульсов 19, который блокирует элемент И 17 и выдает разрешающий потенциал (эпюра 37, фиг. 4) на управл ЮЩий в-ход элемента И .16. Следующие -импулысы (эпюра 48, фиг. 4) проход т уже через эле.ме-нт И 16 на вход элемента ИЛИ 9, СДВига  по фазе напр жение делител  8 относителыно сигнала .делител  7 (число таких импульсов .должно быть «ратно коэф.фИЦиеиту делени ). Затем счетчик импульсов возвращаетс  в исходное сосню ние, выдаетпотенциал запрета на элемент И 16 и т. д.,в результате чего еще один .импульс с выхода элемента И 17 поступает на вход элемента ИЛИ 6, производ  дальнейшее смещение сигналов делителей 7 и 8 относительно исходных сигналов и т. д. После того, как временна  диаграмма сформированного одадаполосного сигнала придет п Соответствие с эпюрой 25 (фиг. 2), выходной сигнал элемента ИЛИ 15 исчезает, нроцесс синхронизации заканчиваетс . В дальнейшем при ВОЗМОЖНЫХ сбо х :В СИСТвМе СИНхронизм восстанавливаетс  авто-матически.

Устройство ооллостью выПОЛНено .на стандартных микросхемах и имеет высокие метрологические параметры и надежность.

Формула и 3 о б р е т е н и  

Устройство дл  фор1мировани  однополосного сигнала, содержащее источники исходных сигналов, иодключен.ные к ним формирователи коротких импульсов, которые своими выходами через логический элемент ИЛИ соединен с дел-ителем частоты, отличающеес  тем, что, с целью устранени  фазовой неоднозначности однополосного сигнала, в схему введены дополнительный делитель частоты , счетчик импульсов, первый к второй логические элементы ИЛИ, логические элементы И, сумматор, лини  задержки, дешифратор и ум«ожител-и, ВХОДЫ которых подключены к выходам обоих делителей частоты н через дешифратор - к одно.му из источников исходного сигнала и к фор-мирователю коротких импульсощ , а выходы - через сумматор соединены с одним из входов первого логического

элемента ИЛИ, второй вход которого подключен к второму источнику исходного сигнала, выход его через логические элементы И соединен с -входами логического элемента ИЛИ и донолеителыпого второго логического элемента ИЛИ, выход которого св зан со входом дополнительного делител  частоты, и один из входов подключен к выходу логического элемента ИЛИ, приче-м вторые входы логических элеме1 тов И подключены к выходам счетчика

импульсов, вход которого соединен с выходом первого дополнительного логического элемента ИЛИ через линию задержки.

Источ«и1ш информации, прин тые во внимание при проведении экспертизы по данной

за вке:

1.,М. В. Верзунов и др. «Однонолосна  модул щи , М., св зьиэдат, 1962 г., стр. 51-61. 2. Авторское свидетельство № 259266, М. Кл.2 G ОШ, 25/00, 15.07.68 г.

29

Выход V/2

П1 /

- Выход О

Фиг. 1

20 21 22

PJZl П П П П П П П П.. П П r

I-i I-11-I i- I-I

n I n I I I n

in I n Г

n

JIL

n

L

Xl

JIl-I

П I n r

I n

n

n.

n I I in

n