SU551646A1 - Устройство дл контрол сумматора - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при конструировании различных устройств ЦВМ, содержащих сумматоры с ускоренными цеп ми формировани  переносов.

Известны устройства дл  контрол  сумматора . Одно из известньтх устройств основано на методе проверки исправности каждого элемента и узла, в том числе и сумматора вычислительной машины в резервные отрез- ки времени, имеющиес  во временной диаграмме машин, импульсами контрольного оборудовани , возбуждаемого управл ющими цеп ми основного оборудовани  1.

Этот метод реализуетс  установкой каждого триггера в состо ние 1 и О путем пр мых , инверсных и сдвигающих передач, но не позвол ет организовать проверку комбинационной логики ускоренной цепи переноса и схем контрол  сумматора.

Наиболее близким техническим решением к данному изобретению  вл етс  устройство дп  контрол  сумматора, содержащее блок поразр дного сравнени , блок управлени , первый выход которого соединен с первым

входом контролируемого сумматора, блок контрол  по нечетности, вхоц которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управлени  Г 2.

Однако при известном устройстве значителен объем контрольного оборудовани  (дублирующий сумматор, полноразр дна  схема поразр дного сравнени ) и невозможно при контроле активизировать все цепи ускоренного формировани  переносов сумматора.

Цель предлагаемого изобретени  заключаетс  в упрощении устройства и в повышении эффективности контрол  путем генерации кодов дл  полной проверки сумматора, содержащего цепи ускоренного формировани  переносов с точной локализацией места неисправности .

Claims (2)

1. Это достигаетс  тем, что устройство дп  контрол  сумматора содержит генератор кодов, регистр быстромен ющегос  операн да и регистр медленномен ющегос  операнда, причем две группы выходов контролируемого сумматора соединены со входами блока поразр дного сравнени , выход которого соединен со вторым входом блока индикации и с первым входом генератора кодов, первые два выхода генератора кодов соединены. соответственно со входами регистров быст ромен ющегос  и медленномен ющегос  otie рандов, управл ющие входы которых соединены со вторым выходом блока управлени  а выходы - со вторым и третьим входами контролируемого сумматора, третий, четвертый и п тый выходы генератора кодов соединены соответственно со вторым, третьим и четвертым входами блока управлени , третий , четвертый и п тый выходы которого соединены соответственно со вторым , третьим и четвертым входами генератора кодов. Блок-схема устройства приведена ка чер теже. Устройство цл  контрол  сумматора содержит блок управлени  2, ссюто ший из узла микропрограммного управлени  3 и узла пам ти микрокоманд 4, блок контрол  по нечетности 5, регистр ошибок 6, блок поразр дного сравнени , генератор кодов 8, регистр мецленномен ющегос  операнда 9, регистр быстромен ющегос  операнда 1О, блок индикации 11. Узел пом ти микрокоманд 4 помимо про грамм выполнени  набора команд содержит ; микропрограммы, реализующие циклы форми ровани  кодов дл  проверки сумматора 1. Узел 4 соединен двусторонней св зью с бл ком микропрограммного управлени  3, Сумматор 1, содержащий цепи ускоренного формировани  переносов, соединен с блоком контрол  по нечетности 5. Блок 5 содержит оборудование, осуществл ющее оперативный контроль путем сравнени  конт рольного кода результата и пресказуемого контрольного кода. Выход блока 5 соединен с регистром ошибок 6, на котором формируетс  код, характеризующий обнарумсенную блоком 5 ошибку. Выход регистра ошибок 6 индицируетс  блоком 10 и поступает на вт рой вход блока управлени  2, где используетс  как условие ветвлени  микропрограм На входы блока поразр дного сравнени  7 поступают выхордэт старшей и младшей частей (половин) сумматора 1. Блок 7 назначен дл  сравнени  симметричности старшей и младшей частей результата проварочной операции. Выход блока поразр дного сравнени  7 поступает на первый вход генератора кодов 8. Первый и второй выходы генератора кодов 8 поступают на входы регистров медленномен ющегос  операнда 9 и быстромен ющегос  операнда 10 соответственно. Ра р дность регистров 9 и 10 равна половине пре разр дности сумматора 1. Выходы регистров 9 и 10 поступают на входы старшей и младшей частей сумматора 1, на управл ющий вход которого поступает первый блока управлени 
2. 2. Второй выход блока 2 поступает на управл ющие входы регистров 9 и 10. Третий, четвертый и п тый выходы блока управлени  2 поступают соответственно на второй, третий и четвертый входы генератора кодов 8.. Второй , третий и четвертый выходы генератора кодов 8 поступают соответственно на третий , четвертый и п тый входы блока управлени  2, где используютс  как услови  ветвлени  микропрограмм. Устройство работает следующим образом. При выполнении вычислительного процесса оперативный контроль осуществл етс  с помошью блока контрол  по нечетности 5. При выполнении проверочных процедур контроль работостгособности сумматора 1 и его блока контрол  по нечетности 5 производитс  путем генерации набора кодов, который обеспечивает активизацию всех цепей сумматора 1, а ог него и всех цепей блок контрол  на нечетности 5. Генераци  кодов осуществл етс  микропрограммно схемным способом с помощью, гсиератора кодов 8, регистров 9 и Ю, узла микропрограммного управлени  3 и про I . „ „ верочных микропрограмм, наход щихс  в узле пам ти микрокоманд 4, Генератор кодов 8 на первом и втором выходах формирует определенную последовательность кодов, используемую через регистры 9 и 10 в качестве двух операндов дл  сумматора 1. В исходном положении значение каждого операнда равно нулю. На первом (медленном ) выходе параллельный код измен етс  от О ... О до 1 ... 1, т.е. значение каждого последующего кода равно значению предыдущего , увеличенному на единицу. Дл  каждого зкачеии  кода, установленного на первом выходе генератора 8 (обозначим этот код через Х..,Х), на втором (быстром) выходе происходит последовательное формирование кода от нулевого значени  до значени ,  вл ющегос  обратным кодом величины, установленной в этот момент на первом выходе генератора кодов 8 (X...X). Когда цикл формировани  последовательности кодов от О...О до X...X на втором выходе генератора заверш-аетс , то через тре- тий выход генератора кодов 8 на второй вход блока управлени  2 поступает сигнал, используемый дл  ветвлени  микропрограммы. В результате через третий выход блока 3 на второй вход генератора 8 поступает сигнал , по которому производитс  увеличение на единицу кода первого операнда, начальна  установка и повторение цикла формирова ни  кодов второго операнда. Когда код первого (медленного) операнда достигнет максимального значени  всех единиц (1...1), то через четвертый выход генератора 8 на третий вход блока 2 поступает сигнал, используемый дл  ветвлени  микропрограмм. В результате через четвертый выход блока 2 на третий вход генератора кодов 8 поступает сигнал, по котором производитс  начальна  установка обоих операндов, и цикл генерации кодов прекращаетс . По вление на выходе регистра ошибок 6 сигнала говорит о ошибке в блоке контрол  по нечетности 5. По вление на выходе блока 7 сигнала несравнени  старшей и младшей частей результата говорит о ошибке в сумматоре 1. Этот сигнал несравнени  поступает в генера тор кодов 8, где модифицируетс  в зависимости от режима проверки. Модифицированный сигнал несравнени  через п тый выход генератора 8 поступает на четвертый вход блока управлени  2, где используетс  дл  ветвлени  микропрограмм. В результате через п тый выход блока 2 на четвертый вход генератора кодов 8 поступает сигнал, по KO торому либо производитс  останов и индикаци  ошибки с помощью блока 11, либо диагностический поиск неисправности (фиксаци  сбойного состо ни  в специальной зоне пам ти, непрерывное зацикливание неизмен ющихс  кодов операндов, привод щих к возникновению ошибки, вызов диагностического теста с целью обнаружени  неисправного элемента или св зи и т.п.). Таким образом, формируютс  все коды, необходимые дл  проверки каждой половины цепи переноса сумматора 1 и блока контрол  по нечетности 5. Дл  проверки цепей переноса из младшей части сумматора в старшую требуетс  небольшое количество кодов, которое формируетс  микропрограммно-схемным способом. Проверка правильности переноса осуществл етс  с помощью выходных сигналов блока 7 и регистра ошибок 6, используемых как услови  ветвлени  микропрограмм . При подаче на сумматор кодов, при которых должен образоватьс  перенос из младшей части в старшую, в случае правильной работы сумматора данный перенос обнаруживаетс  по влением сигнала несравнени  на выходе блока 7, при неправильной работе цепи переноса сигнал несравнени  отсутствует. Правильна  работа блока 5 провер етс  отсутствием сигнала на выходе регистра ошибок 6. По сравнению с известными устройствами дл  контрол  сумматора в предложенном устройстве производитс  полна  проверка и точна  локализаци  неисправности сумматора, имеющего цепи ускоренного формировани  переносов. Предлагаемое устройство приводит к сокращению контрольного оборудовани , т.к. оно замен ет дублирующий сумматор , обычно примен емый дл  полной проверки сумматора блоком контрол  по нечетности , вдвое уменьшает расход оборудовани  |Схемы поразр дного сравнени , позвол ет реализовать генератор кодов с помощью оборудовани , которое необходимо 1IBM дл  выполнени  основных рабочих функций (например , с помощью одного или двух счетчиков циклов, кольцевых счетчиков и т.п. в зависимости от наличи  их в конкретной ЦВМ). Формула изобретени  Устройство дл  контрол  сумматора, содержащее блок поразр дного сравнени , блок управлени , первый выход которого соединен с первым входом контролируемого сумматора, блок контрол  по нечетности, вход которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управлени , отличающеес  тем, что, с целью упрощени  устройства и повышени  эффективности контрол , устройство содержит генератор кодов, регистр быстромен ющегос  операнда и регистр медленномен ющегос  операнда, причем две группы выходов контролируемого сумматора соединены со входами блока поразр дного сравнени , выход которого соединен со вторым входом блока индикации и с первым входом генератора кодов, первые два выхода генератора кодов соединены соответственно со входами регистров быстромен ющегос  и медленномен ющегос  операндов, управл ющие входы которых соединены со вторым выходом блока управлени , а выходы - со вторым и третьим входами контролируемого сумматора, третий, четвертый и п тый выходы генератора кодов соединены соотвегственно со вторым, третьим и Четвертым входами блока управлени , третий, четвертый и п тый выходы которого соединены соответственно со вторым, третьим и четвертым входами генератора кодов.