SU546882A1 - Суммирующее устройство - Google Patents
Суммирующее устройствоInfo
- Publication number
- SU546882A1 SU546882A1 SU2071471A SU2071471A SU546882A1 SU 546882 A1 SU546882 A1 SU 546882A1 SU 2071471 A SU2071471 A SU 2071471A SU 2071471 A SU2071471 A SU 2071471A SU 546882 A1 SU546882 A1 SU 546882A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- conditions
- formation
- groups
- block
- transfers
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
1
Изобретение относитс к области цифровой вычислительной техники, в частности, к суммируюпдим устройствам параллельного действи .
Известны комбинационные сумматоры параллельного действи с групповым переносом, в которых рационально строитс схема формировани сигналов переносов, т. е. при сравнительно небольших затратах оборудовани получают высокое быстродействие схемы 1, 2.
В сумматорах с групповым переносом формируютс услови возникновени и распространени переноса. Вначале формируютс услови дл каждого разр да сумматора - услови нулевого пор дка. В дальнейшем, в зависимости от разр дности сумматора и логических возможностей элементов, разр ды сумматора дел тс на группы первого пор дка , кажда из которых объедин ет несколько разр дов сумматора. Дл каждой группы формируютс услови первого пор дка. Услови последующего второго пор дка формируютс с использованием . условий предыдушего первого пор дка. В общем случае схемы формировани условий имеет /( последовательных каскадов, где каждый каскад - это схемы, формирующие услови одного пор дка. Услови наивысшего /С-го пор дка используютс дл последующего формировани групповых переносов этого же пор дка . Групповые переносы К-го пор дка используютс дл последзющего формировани групповых переносов (К-1)-го пор дка.
Каждый каскад схемы групповых переносов (за исключением каскада нанвысшего К-го пор дка) формирует групповые переносы с использованием групповых переносов предыдущего пор дка и условий данного пор дка.
При этом количество каскадов, формирующих групповые переносы, равно количеству каскадов, формирующих услови в группах. Групповые переносы 1-го пор дка совместно с услови ми нулевого пор дка дл всех разр дов одновременно формируют значение переносов из каждого разр да 3.
Известны сумматоры, в которых схема переносов из каждого разр да формирует значени переносов одновременно дл всех
разр дов групп 2-го пор дка, использу дл этого значени условий 1-го пор дка 4.
Наиболее близким по технической сущности к данному изобретению вл етс суммирующее устройство, содержащее регистры
чисел и су.ммы, блоки выбора и преобразовани операндов, формировани условий возникновени и распространени переносов дл каждого разр да, формировани переносов дл каждого разр да, двоичного су.ммировани , формировани условий возникновени и распространени переносов дл групп разр дов, причем выходы регистров чисел и регистра суммы подключены к входам блока выбора и преобразовани операндов, выходы которого соединены с первыми входами блока формировани условий возникновени и распространени переносов дл каждого разр да , выходы которого подключены к первым входам блоков формировани условий возникновени и распространени переносов дл групп разр дов, формировани переносов дл каждого разр да и двоичного суммировани , вторые входы блока формировани переносов дл каждого разр да подключены к выходам блока формировани условий возникновени и раснространени переносов дл групп разр дов, а выходы - ко вторым входам блока двоичного суммировани , выходы которого подключены к первым входам регистра суммы, первые входы регистров чисел подключены к кодовым шинам чисел, а вторые входы регистров чисел и суммы подключены к первой тактовой шине, вторые входы блока формировани условий возникновени и распространени переносов дл каждого разр да подключены ко второй тактовой шине 5J.
Обидим недостатком всех известных устройств вл етс последовательный характер формироваии как условий возникновени и распространени переносов, так и групповых переносов.
Целью изобретени вл етс сокраш,ение времени формировани переносов путем уменьшени количества последовательных ступеней схемы формировани условий возникиовени и распространени переносов и отказа от схемы формировани групповых переносов.
Это достигаетс тем, что выходы блока выбора и преобразовани операндов подключены ко вторым входам блока формировани условий возникновени и распространени переносов дл групп разр дов, а сам блок формировани условий возникновени и распространени переносов дл групп разр дов содержит узлы формировани основных и дополнительных условий, расположенные ступен ми по одному узлу формировани основных и одному узлу формировани дополнительных условий в каждой ступени, причем входы каладого узла формировани основных условий подключены к выходам узла формировани основных условий предыдуш ,ей ступени, входы узлов формировани дополнительных условий подключены к выходам узлов формировани основных и дополнительных условий всех предыдущих ступеней и к первым входам блока формировани условий возникновени и распространени переносов дл групп разр дов, первые входы узлов формировани основных и дополнительных условий первой ступени подключены ко вторым входам этого блока, а вторые входы - ко второй тактовой шине.
выходы всех узлов формировани ocHOBilbiJi и дополнительных условий подключены к выходам блока формировани условий возникновени и распространени переносов дл групп разр дов.
На чертеже показана блок-схема предлагаемого суммируюш,его устройства.
Устройство содержит регистры чисел 1, регистр су.ммы 2, первую тактовую шину 3,
блок 4 выбора и преобразовани операндов, кодовые шины 5, 6 двух операндов, блок 7 формировани условий возникновени и распространени переносов дл каждого разр да , вторую тактовую шину 8, блок 9 формировани условий возникновени и распространени переносов дл групп разр дов, состо ш ,ий из нескольких последовательно переключаюш ихс ступеней, кажда из которых содержит узел формировани основных
условий и узел формировани фополнительных условий, причем перва ступень представлена регистрами, а втора и все последуюш ,ие - комбинационной логикой, выходную шину 10 блока 7, выходную шину 11
блока 9, блок 12 формировани переносов дл каждого разр да, блок 13 двоичного суммировани , узел 14 формировани основных условий каждой ступени блока 9, узел 15 формировани дополнительных условий
каждой ступени блока 9.
Количество ступеней v блока 9 формировани условий дл групп разр дов равно округленному в сторону увеличени logm
где п - разр дность суммируемых чисел,
/ - максимальна разр дность группы, услови дл которой могут быть сформированы одной ступенью логических элементов, на вход которой заведены кодовые шины операндов,
т - максимальное число условий, из которых одной ступенью логических элементов может быть сформировано одно условие.
Узел 14 основных условий первой ступени формирует услови дл групп разр дности
/1 6/1 0Разр дность групп, основные услови дл которых формирует узел 14 любой г-й ступени (/ - 2,...., у) в Шг раз () больше разр дности групп, услови дл которых формирует узел основных условий иредыдуш,ей (/-1)-й ступени, при этом количество групп, услови дл которых формирует узел основных условий последней ступени, не превышает т.
Узел 15 дополнительных условий первой ступени блока 9 формирует услови дл р да групп разной разр дности, причем величина
каждой разр дности заключена в пределах между / и /1.
Узел 15 дополнительных условий каждой /-Й ступени (1 2,..., v) формирует услови л р да групп разной разр дности, причем
величина каждой разр дности вл етс проМел уточной между разр дност ми групп, услови дл которых формируют узлы основных условий данной и предыдущей ступеней.
В общем случае количество разных разр дностей групп, услови дл которых формирует узел дополнительных условий каждой стунени , достаточно дл того, чтобы число основных и дополнительных условий дл каждой группы, старшим разр дом которой вл етс любой из п разр дов сумматора, а младшим - младший разр д сумматора, не превышало т.
Устройство работает следующим образом.
Регистры чисел 1 и суммы 2 запоминают данные в момент времени, определ емый синхронизирующим сигналом, подаваемым по первой тактовой шине. 3. Блок 4 выбора и преобразовани операндов выбирает операнды из регистров чисел 1 и суммы 2 и производит их преобразование и предварительную обработку (инверсию, сдвиг и т. п.).
Сформированные блоком выбора и преобразовани операндов два операнда по кодовым шинам 5 и 6 поступают в блок 7 формировани условий возникновени и распространени переносов дл каждого разр да, формирующий услови возникновени и распространени переносов дл каждого разр да в момент времени, определ емый синхронизирующим сигналом, поступающим по второй тактовой шине 8, а также на вход узлов 14 и 15 формировани основных и дополнительных условий первой ступени блока 9 формировани условий возникновени и распространени переносов дл групп разр дов, формирующих услови дл групп разр дов в тот же момент времени.
Ко входу каждого из узлов 14 формировани основных условий второй и всех последующих ступеней блока 9 формировани условий возникновени и распространени переносов дл групп разр дов подключен выход узла 14 формировани основных условий предыдущей ступени, ко входам каждого из узлов 15 формировани дополнительных условий этих же ступеней подключены выходы узлов 14 и 15 формировани основных и дополнительных условий всех предыдущих ступеней блока 9 формировани условий возникновени и распространени переносов дл групп разр дов и выходна шина 10 блока 7 формировани условий возникновени и распространени переносов дл каждого разр да .
Выходы всех узлов 14 и 15 формировани основных и дополнительных условий, блока формировани условий возникновени и распространени переносов дл групп разр дов объединены шиной 11.
Шины 10 и 11 подключены ко входам блока 12 формировани переносов дл каждого разр да, формирующего переносы дл всех п разр дов одновременно. Выход этого блока совместно с шиной 10 подключен ко входам блока 13 двоичного суммировани , где происходит формирование двоичной суммы, значение которой запоминаетс в регистре суммы 2. Врем формировани переносов уменьшаетс за счет уменьшени последовательно соединенных ступеней образовани значений условий возникновени и распространени переносов и значений групповых переносов, а следовательно, увеличиваетс быстродействие зстройства в целом.
Claims (5)
1. А. А. Папернов «Логические основы ЦВТ, М., 1972 г.
2. М. А. Карцев «Арифметика цифровых машин, М., 1969 г.
3.Патент США № 3566098, кл. 235-175, 1971 г.
4.Патент США К° 3551665, кл. 235-175, 1970 г.
5.Патент США N° 3470366, кл. 235-175, 1969 г. (прототип)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2071471A SU546882A1 (ru) | 1974-10-28 | 1974-10-28 | Суммирующее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2071471A SU546882A1 (ru) | 1974-10-28 | 1974-10-28 | Суммирующее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU546882A1 true SU546882A1 (ru) | 1977-02-15 |
Family
ID=20599610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2071471A SU546882A1 (ru) | 1974-10-28 | 1974-10-28 | Суммирующее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU546882A1 (ru) |
-
1974
- 1974-10-28 SU SU2071471A patent/SU546882A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4737926A (en) | Optimally partitioned regenerative carry lookahead adder | |
US3636334A (en) | Parallel adder with distributed control to add a plurality of binary numbers | |
US4718031A (en) | Multiplying circuit | |
WO1993022721A1 (en) | Compact multiplier | |
US4965762A (en) | Mixed size radix recoded multiplier | |
CN110377267B (zh) | 一种基于概率计算集中序列的有符号数的加/减法器 | |
US7260595B2 (en) | Logic circuit and method for carry and sum generation and method of designing such a logic circuit | |
TWI696947B (zh) | 乘積累加裝置及其方法 | |
SU546882A1 (ru) | Суммирующее устройство | |
US20050228845A1 (en) | Shift and recode multiplier | |
US5920496A (en) | High speed correlator using up/down counter | |
JPH0869372A (ja) | 2進乗算器 | |
US4875180A (en) | Multi-function scaler for normalization of numbers | |
US4161032A (en) | Serial arithmetic functions with magnetic bubble logic elements | |
GB2226165A (en) | Parallel carry generation adder | |
JPS6186872A (ja) | たたみこみによるデイジタル信号のリアルタイム処理のための装置 | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
SU450160A1 (ru) | Устройство дл параллельного счета количества единиц(нулей)в двоичном числе | |
RU2797164C1 (ru) | Конвейерный умножитель по модулю | |
Karunakaran et al. | Exploration on Power Delay Product of various VLSI Multiplier Architectures | |
SU1137479A1 (ru) | Устройство дл преобразовани по функци м Уолша | |
SU363119A1 (ru) | Регистр сдвига | |
SU754412A1 (ru) | Устройство для умножения 1 | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1383339A1 (ru) | Устройство дл умножени по модулю М=2 @ -1 |