(54) УСТРОЙСТВО ДЛЯ СОКРАЩЕНИЯ ИЗБЫТОЧНОСТИ ИНФОРМАЦИИ ки сюединен с инверсным входом блока инвертировани и через третий элемент ИЛИ со вторым входом первого вентил , выходы первого и второго вычитател соединены соответственно со входами первого и второ го элементов ИЛИ, выход регистра минимальной выборки подключен через блок инвертировани ко второму входу сумматора, выход которого соединен со вторыми входа второго и третьего вентилей, выход третьег вентил через регистр делени на два подключен к первому входу четвертого вентил второй вход которого соединен с выходом блока сравнени . На чертеже представлена блок-схема описываемого устройства. Оно содержит регистр 1 текущей выборки , шину 2 синхронизации, элемент ИЛИ 3, вентиль 4, блок инвертировани 5, вентиль 6, регистр 7 максимальной выборки, регистр 8 минимальной выборки, сумматор 9, регистр 10 делени на два, вычитатели 11 и 12, элементы ИЛИ 13 и 14, элемент задержки 15, вентиль 16, блок 17 сравнени и вентиль 18. Схема предназначена дл одноканального устройства. В случае необходимости получени многоканального устройства, регистры 7 и 8 должны быть регистрами зап минающего устройства контрольных величин . Работа в случа х одноканального и многоканального варианта происходит аналогично . При работе одноканального варианта устройства дл сокращени избыточности на регистр 1 текущей выборки через равные промежутки времени, определ емые периодом импульсов синхронизации, подавае мых на вход управлени регистра 1 по шин синхронизации 2, поступают цифровые двоич ные коды информации, подлежащей сжатию. Импульсы синхронизации передаютс через элемент ИЛИ 3 на вход управлени вентил 4, на вход выдачи пр мого кода блока инвертировани 5 и на вход управлени вен тил 6. Вентили 4 и 6 открываютс , а на выходе блока инвертировани по вл етс пр мой код числа, подаваемого на его информа ционный вход. Поскольку на информационные входы вентил 4 и блока 5 подаютс выходные сигналы регистров максимальной 7 и минимальной 8 выборок, а выходы вентил 4 и блока 5 подключены ко входам суМ матора 9, на выходе последнего образуетс 55. код суммы содержимого регистров 7 и 8. Эта сумма через открытый вентиль 6 передаетс на регистр 10 делени на два, на котором оказываетс величина полусуммы содержимого регистров 7 и 8, т. е. именно 60 та величина, котора должна формироватьс на выходе устройства сокращени избыточности информации, если выборка, поданна на регистр 1 текущей выборки, оказываетс неизбыточной. После того,как в регистре 1 сформировалс код текущей выборки, он сравниваетс в первом 11 втором 12 вычитател х с кодами, хран щимис в регистрах максимальной 7 и минимальной 8 выборок, Вычитатель Ц выдает сигнал, если содержимое регистра 1 превосходит содержимое регистра 7, а вычислитель 12 выдает сигнал , если содержимое регистра 8 превосходит содержимое регистра 1. Сигналы, выдаваемые вычитател ми, пройд через соответствующие элементы ИЛИ 13 и 14, поступают на входы управлени регистров 7 и 8 соответственно. При поступлении сигнала на входы управлени регистра 7 (или 8) в него переписываетс содержимое регистг ра 1 текущей выборки, т. е. в результате сравнени на вычитател х в регистре максимальной выборки 7 оказываетс больщее число ие двух: содержимого регистра 1 текущей выборки и начального содержимого регистра 7. В то же врем на регистре 8 минимальной выборки оказываетс меньщее число из двух: содержимого регистра 1 текущей выборки и начального содержимого регистра 8. После того как на регистрах 7 и 8 может сформироватьс новое содержимое , элемент задержки 15 выдает сигнал. Он открывает вентили 4 и 16 и поступает на вход выдачи блока инвертировани 5. Вследствие этого на сумматор 9 поступает пр мой код содержимого регистра 7 максимальной выборки и обратный код содержимого регистра 8 минимальной выборки. Таким образом, сумматор 9 производит вычитание содержимого регистра 8 из содержимого регистра 7. Код этой разности через открытый вентиль 16 поступает на блок 17 сравнени с допус- ком. Если величина разности превьпиает допуск , то блок 17 выдает сигнал, говор щий о неизбыточности выборки. Указанный сигнал через элементы ИЛИ 13 и 14 поступает на входы управлени регистров максимальной 7 и минимальной 8 выборок, производ перепись в оба эти регистра содержимого регистра 1 текущей выборки, а также открывает вентиль 18, через который осуществл етс выдача содержимого регистра делени на два из устройства сокращени избыточное ти информации. Использование нового элемента - управл емого обратител кода и новых св зей - выгодно отличает описываемое устройство от известного. Действительно, в описываемом устройстве имеетс лищь один блок сравнени с допуском, который к тому же должен обладать свойством различени только двух ситуаций - больше или не больше подводимый код допуска; ситуаци , когда код не подаетс на блок, в описываемом устройств исключена, поэтому блок сравнени с допуском в описываемом устройстве сушественно проще, чем каждый из аналогичных блоков в известном. Кроме того, в отличие от известного в описываемом устройстве первый и второй вычитатели определ ют лишь больше или не больше один код, по сравнению с другим; код разности при этом не находитс . Фор мула-изобретени Устройство дл сокращени избыточности информации, содержащее регистр текущей выборки, вход которого соединен с шиной синхронизации, а выход подключен к первым входам вычитателей, регистра максимальной выборки и регистра минимальной выборки, выход которого соединен со вторым входом первого вычитател , выход регистра максимальной выборки подключен ко второму входу второго вычитател и через первый вентиль - к первому входу сумматора , выход элемента задержки через второй вентиль соединен со входом блока сравнени , выход которого соответственно через первый элемент ИЛИ подключен ко второму входу регистра минимальной выборки и через второй элемент ИЛИ - ко второму входу регистра максимальной выборки , элемент ИЛИ и вентили, отличающеес тем, что, с целью упрощени устройства и повышени надежности его работы , в него введены блок инвертировани и регистр делени на два, причем вход элементазадержки, первые входы блока инвертировани , третьего элемента ИЛИ и третьего вентил подключены к щине синхронизации , выход элемента задержки соединен с инверсным входом блока инвертировани и через третий элемент ИЛИ - со вторым входом первого вентил , выходы первого и второго вычитател соединены соответственно со входами первого и второго элементов ИЛИ выход регистра минимальной выборки подключен через блок инвертировани ко второму входу сумматора, выход которого соединен со вторыми входами второго и третьего вентилей, выход третьего вентил через регистр делени на два подключен к первому входу четвертого венти- л , второй вход которого соединен с выходом блока сравнени . Источники информации, прин тые во внимание при экспертизе: 1. Авт. св. СССР № 435552, кл. Q 08 С 19/16, 1972. 2. Патент США № 3478266, кл. 325-38, 1969.(54) A DEVICE TO REDUCE INFORMATION EXCESSION ki is connected to the inverted input of the inverting unit and through the third element OR to the second input of the first valve; to the second input of the adder, the output of which is connected to the second inputs of the second and third valves, the output of the third valve is connected to the first input of the fourth valve in The second input of which is connected to the output of the comparison unit. The drawing shows the block diagram of the described device. It contains the current sample register 1, the synchronization bus 2, the OR element 3, the valve 4, the inverting unit 5, the valve 6, the maximum sample register 7, the minimum sample register 8, the adder 9, the division register 10 into two, the subtractors 11 and 12, the elements OR 13 and 14, delay element 15, valve 16, comparison unit 17 and valve 18. The circuit is intended for a single-channel device. If it is necessary to obtain a multichannel device, registers 7 and 8 should be registers of the memory of the control values. The operation in the cases of single-channel and multi-channel variants is similar. When a single-channel version of the device is operating, to reduce redundancy, the current sample register 1 at equal intervals of time, determined by the period of synchronization pulses fed to the control input of register 1 via synchronization buses 2, receives digital binary information codes to be compressed. The synchronization pulses are transmitted through the OR 3 element to the control input of the valve 4, to the input of the output of the direct code of the inversion unit 5 and to the control input of the ventil 6. The gates 4 and 6 open, and the output of the inverting unit is the direct code of at its information entry. Since the information inputs of the valve 4 and block 5 are given by the output signals of the registers of maximum 7 and minimum 8 samples, and the outputs of the valve 4 and block 5 are connected to the inputs of the CM of mat 9, the output of the latter is 55. The sum code of the contents of the registers 7 and 8. through the open valve 6 is transmitted to the register 10 of division into two, on which the half-sum of the contents of registers 7 and 8 is found, i.e. exactly 60 that quantity which should be formed at the output of the information redundancy reduction device, if the sample submitted to register 1 of the current sample is not redundant. After the current sample code has been formed in register 1, it is compared in the first 11 second 12 subtractors with the codes stored in the registers of maximum 7 and minimum 8 samples, Subtracter C generates a signal if the contents of register 1 exceed the contents of register 7, and the transmitter 12 generates a signal if the contents of register 8 exceed the contents of register 1. Signals issued by the subtractors, passing through the corresponding OR elements 13 and 14, are fed to the control inputs of registers 7 and 8, respectively. When a signal arrives at the control inputs of register 7 (or 8), the contents of register 1 of the current sample are rewritten into it, i.e., as a result of comparison, the number of the second sample register 7 in the maximum sample register 7 is larger: the contents of register 1 of the current sample and the initial one the contents of register 7. At the same time, the register 8 of the minimum sample has a smaller number of two: the contents of register 1 of the current sample and the initial contents of register 8. After registers 7 and 8 can form new content, email delay time 15 issues a signal. It opens valves 4 and 16 and enters the output of the output of the inverting unit 5. As a result, the adder 9 receives the direct code of the contents of register 7 of the maximum sample and the reverse code of the contents of register 8 of the minimum sample. Thus, the adder 9 subtracts the contents of the register 8 from the contents of the register 7. The code of this difference through the open valve 16 enters the comparison block 17 with the tolerance. If the difference value exceeds the tolerance, then block 17 issues a signal indicating that the sample is not redundant. The specified signal through the elements OR 13 and 14 is fed to the control inputs of the registers of maximum 7 and minimum 8 samples; the register of the current sample 1 is copied to both of these registers, and also opens valve 18, through which the contents of the division register are sent to two of the devices reduce excess information The use of a new element — a controlled code inverter and new connections — distinguishes the described device from the known one. Indeed, in the described device there is only one unit of comparison with the tolerance, which, moreover, must have the property of distinguishing only two situations - more or not more input tolerance code; the situation when the code is not supplied to the block is excluded in the described device, therefore the comparison block with the tolerance in the described device is essentially simpler than each of the similar blocks in the known block. In addition, in contrast to the known in the described device, the first and second subtractors determine only one code, or no more, compared to another; the difference code is not found. Formula inventive device for reducing the redundancy of information containing the current sample register, the input of which is connected to the synchronization bus, and the output connected to the first inputs of the subtractors, the maximum sample register and the minimum sample register, the output of which is connected to the second input of the first subtractor, the output of the maximum register the sample is connected to the second input of the second subtractor and through the first valve to the first input of the adder, the output of the delay element through the second valve is connected to the input of the unit compared and, the output of which is respectively connected through the first element OR to the second input of the minimum sample register and through the second element OR to the second input of the maximum sample register, the OR element and gates, characterized in that, in order to simplify the device and increase its reliability, an inverting unit and a dividing register are entered into it, the input of the delay element, the first inputs of the inversion unit, the third OR element and the third valve are connected to the synchronization bar, the output of the delay element is connected to the input by the input of the inverting unit and through the third element OR to the second input of the first valve, the outputs of the first and second subtractors are connected respectively to the inputs of the first and second elements OR the output of the minimum sample register is connected via the inverting unit to the second input of the adder, the output of which is connected to the second inputs of the second and the third valve, the output of the third valve is connected to the first input of the fourth valve through the division register into two, the second input of which is connected to the output of the comparison unit. Sources of information taken into account in the examination: 1. Auth. St. USSR № 435552, cl. Q 08 C 19/16, 1972. 2. US Patent No. 3478266, cl. 325-38, 1969.