SU519703A1 - Selector channel - Google Patents
Selector channelInfo
- Publication number
- SU519703A1 SU519703A1 SU1917986A SU1917986A SU519703A1 SU 519703 A1 SU519703 A1 SU 519703A1 SU 1917986 A SU1917986 A SU 1917986A SU 1917986 A SU1917986 A SU 1917986A SU 519703 A1 SU519703 A1 SU 519703A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- control
- channel
- control unit
- data
- output
- Prior art date
Links
Landscapes
- Computer And Data Communications (AREA)
Description
1one
Изобретение относитс к вычислительной технике, в частности « организации структуры селекторных каналов ввода-вывода электродных вычислительных машин с микропрогр .амм ым управлением.The invention relates to computing, in particular, the "organization of the structure of selector channels of input-output of electrode computers with microprogrammed control.
Известны селекторные каиалы, содержащие блок сборки регистрОВ канала, счетчик адреса данных, счетчик байтов, запросов на конечное зацепление .по данным, блок запросов на предварительное зацепление по данным, элемент «ИЛИ, блок управлени канала, блок анализа конечного состо ни , регистр признаков запросов и блок управлени интерфейсом. Первый уравл ющий выход носледнего подключен к первому входу блока анализа конечного состо ни , первый выход блока анализа - соответственно к нарвым управл ющим входам блока запроса на конечное зацепление по данным, блока запроса на предварительное зацепление но данным , элемента «ИЛП и регистра признаков запросов. Информационные входы и выходы регистра признаков запросов, а также информационные входы и выходы блока управлени , блока управлени интерфейсом, счетчика адреса данных и счетчика байтов соединены соответственно с входными информационными шинами устройства и соответствующими информационными входа1ми блока сборки регистров канала. Управл ющий входThere are selector channels that contain a channel register assembly block, a data address counter, a byte counter, final gear request requests, a data preliminary gear request block, an OR element, a channel control block, a final state analysis block, a query feature register and an interface control unit. The first balancing output of the lowest is connected to the first input of the final state analysis block, the first output of the analysis block is correspondingly to the bary control inputs of the final hooking request block according to the data, the preliminary hooking request block but the ILP element and the request feature register. The information inputs and outputs of the query feature register, as well as the information inputs and outputs of the control unit, interface control unit, data address counter and byte counter are connected respectively to the device input data buses and the corresponding information inputs of the channel register assembly unit. Control input
22
последнего, а также унравл ющие входы счетчика байтов, счетчика адреса данных, блока управлени интерфейсом, вторые управл ющие входы блока запроса на конечное зацепление но данным, блока запроса на предварительное зацепление по данным, блока анализа конечного состо ни и регистров признаков подключены к соответствующим первым управл ющим выходам блока управлени канала, первый, второй и третий управл ющие входы которого соединены соответственно с входными управл ющими щинами устройства, вторым управл ющим выходом блока управлени интерфейсо м и управл ющим выходом счетчика адреса данных. Первый управл ющий выход счетчика байтов св зан с третьим управл ющим входом блока запроса на предварительное зацепление но данным, а второй управл ющий выход счетчика байтов - с четвертым управл ющим входом блока управлени канала и третьим управл ющим входом блока запросов на конечное зацепление по данным, выход которого подключен к второму входу элементаthe latter, as well as the control inputs of the byte counter, the data address counter, the interface control block, the second control inputs of the final hook request block but the data, the preliminary hook link request block, the final state analysis block, and the characteristic registers are connected to the corresponding first control outputs of the channel control unit, the first, second and third control inputs of which are connected respectively to the device input control currents, the second control output of the control unit neither the interfaces and the control output of the data address counter. The first control output of the byte counter is connected to the third control input of the preliminary engagement request block but the second control output of the byte counter is connected to the fourth control input of the channel control block and the third control input of the final engagement request block of the data, the output of which is connected to the second input of the element
«ИЛИ, п тому управл ющему входу блока управлени канала и третьему управл ющему входу регистра признаков запросов. Четвертый управл ющий вход последнего соединен с вторым выходом блока анализа конечного состо ни , информационные и другие“OR, to the fifth control input of the channel control unit and to the third control input of the request attribute register. The fourth control input of the latter is connected to the second output of the final state analysis unit, information and other
управл ющие выходы и входы блока сборки регистров канала, счетчика адреса данных, элемента «ИЛИ, блока управлени канала и блока управлени интерфейсом подключены к соответствующим информационным и управл ющим входам и выходам устройства .The control outputs and inputs of the channel register assembly block, the data address counter, the OR element, the channel control block and the interface control block are connected to the corresponding information and control inputs and outputs of the device.
Недостатком из вестных селекторных каналов вл етс их невысокое iбы€тpiOдeйcтвиe нри использовании режима зацеплени по данным.A disadvantage of the known selector channels is their low ippiOi performance when using the data meshing mode.
Цель изобретени - увеличение быстродействи селекторного канала в различных режимах .The purpose of the invention is to increase the speed of the selector channel in various modes.
Это достигаетс тем, что нредлагаемый селекторный канал дополнительно содержит блок анализа частоты запросов внешнего устройства и элемент «И, выход которого св зан с третьим входом элемента «ИЛИ и п тым управл ющим входом регистра признаков запроса, а первый и второй входы элементы «И подключены соответственно к выходам блока запросов на предварительное зацепление по данным и блока анализа частоты запросов внешнего ycTipoucTea, первый и второй входы которого соединены соответственно с первым управл ющим выходом блока управлени канала и вторым управл ющим выходом блока управлени интерфейсом . Это позвол ет увеличить скорость передачи данных с использованием режима зацеплени по данным.This is achieved by the fact that the proposed selector channel additionally contains a block for analyzing the frequency of requests from an external device and an AND element whose output is connected to the third input of the OR element and the fifth control input of the query attribute register, and the first and second inputs of the AND elements are connected respectively, to the outputs of the block of requests for preliminary hooking according to the data and the block of frequency analysis of requests for the external ycTipoucTea, the first and second inputs of which are connected respectively to the first control output of the control unit ala and the second control output of the interface control unit. This allows data rates to be increased using the data meshing mode.
Блок-схема селекторного канала представлена на чертеже, где 1 - селекторный канал; 2 - процессор; 3 - быстродействующие внешние устройства; 4 - оперативное запоминающее устройство; 5 - арифметическо-лопическое устройство; 6, 7 - входные информационные Шины; 8 - выходные информационные шины; 9 - блок микропрограммного управлени ; 10 -блок сборки регистров каналов; 11 - счетчик байтов; 12 - счетчик адреса данных; 13 - блок запроса на конечное, зацепление по данным; 14 - блок запроса на предварительное зацепление по данным; 15 - элемент 16 -блок управлени канала; 17 - блок анализа конечного состо ни ; 18 - регистр признаков запросов; 19 - блок управлени интерфейсом; 20 - элемент 21 - блок анализа частоты запросов внешнего устройства; 22 - выходные управл ющие шины; 23 - выходные адреснью шины.The block diagram of the selector channel is shown in the drawing, where 1 is the selector channel; 2 - the processor; 3 - high-speed external devices; 4 - random access memory; 5 - arithmetic-lopic device; 6, 7 - input information buses; 8 - output information buses; 9 — microprogram control unit; 10-channel register assembly unit; 11 - byte count; 12 - data address counter; 13 - block request for the final, data linking; 14 is a block request for preliminary engagement data; 15 - element 16 - channel control unit; 17 is an end state analysis unit; 18 - register of attributes of requests; 19 - interface control unit; 20 - element 21 - block analysis frequency requests external device; 22 — output control buses; 23 - output address bus.
Селекторный канал работает следующим образом.The selector channel works as follows.
Операци передачи данных начинаетс по специальной команде процессора, котора задает адрес канала, и устройства ввода-вывода и при помощи специальных у-правл ющих слов указывает код команды, начальный адрес оперативной пам ти, количество передаваемых байтов данных и другие управл ющие признаки, которые располагаютс в регистрах канала и в специальной пам ти, образу в совокупности управл ющее слова канала. Передача управл ющей информацииThe data transfer operation starts with a special processor command that specifies the channel address and I / O devices and, using special control words, specifies the command code, the starting address of the main memory, the number of data bytes transferred, and other control features that are located in the channel registers and in a special memory, the image in the aggregate controls the channel words. Transmission of control information
между процессором 2 и регистрами селекторного канала 1 проводитс через блок 10 сборки регистров капалов, -входпые информационные шины 7 арифметическо-логического устройства, арифметическо-логическое устройство 5 и выходные информационные шины 8 арифметическо-логического устройства.between the processor 2 and the registers of the selector channel 1 is conducted through the block 10 of the registers of the registers, the input information buses 7 of the arithmetic logic unit, the arithmetic logic unit 5 and the output information buses 8 of the arithmetic logic unit.
Иолучив необходимую управл ющую информацию , канал осуществл ет начальнуюHaving received the necessary control information, the channel performs the initial
выборку устройства 3 ввода-вывода через блок 19 управлени интерфейсом и освобождает процессор дл выполнени других команд .sampling an I / O device 3 via the interface control unit 19 and freeing the processor to execute other instructions.
В зависимости от кода операции, установленного в блоке 16 управлени канала, значени счетчика 11 байтов, состо ни буфера данных в блоке 19 управлени интерфейсом, а также четности адреса данных блок 16 управлени канала формирует признаки аппаратной приостановки (передача одного, двух и т. д. байтов) и сигнал запроса на передачу данных, который через шину запроса на передачу данных группы выходных управл ющих шин 22 поступает в блок 9 микропрограммного управлени процессора. По этому запросу работа процессора по выполнению текущей микропрограммы после завершени очередного цикла «чтение-обработка-...-запись приостанавливаетс на цикл передачиDepending on the operation code set in the channel control block 16, the value of the 11 byte counter, the data buffer status in the interface control block 19, and the parity of the data address, the channel control block 16 generates signs of hardware suspension (transmission of one, two, etc. . bytes) and a request signal for data transmission, which via the request bus for data transfer of a group of output control buses 22 enters the processor firmware 9 of the processor. At this request, the processor operation on the execution of the current firmware after the completion of the next cycle "read-process -...- write pauses for the transmission cycle
данных между оперативной пам тью и каналом . Так как слово оперативной пам ти машины , к которой подключен рассматриваемый канал, состоит из нескольких байтов, то в зависимости от признаков аппаратной приостановки под управлением блока 16 канала происход т передача одного, двух и других байтов между блоком 19 управлени интерфейсом и оперативным устройство.м 4 по входным или выходным информационнымdata between the RAM and the channel. Since the word of the memory of the machine to which the channel in question is connected, consists of several bytes, depending on the signs of hardware suspension, one, two and other bytes are transferred between the interface control unit 19 and the operational device under the control of the channel block 16. 4 on the input or output information
шинам 7 или 8 арифметическо-логического устройства соответственно, а также передача адреса данных по выходным адресным шиным 23, выработка управл ющих сигналов дл выполнени необходимых тактов «чтени -записи , модифицирование адреса данных и счетчика байтов.buses 7 or 8 of the arithmetic logic unit, respectively, as well as transmitting the data address on the output address bus 23, generating control signals to perform the necessary read-write cycles, modify the data address and the byte counter.
Когда канал заканчивает передачу данных , в блоке 17 анализа конечного состо ни вырабатываетс сигнал запроса на обработку конечного состо ни , который через элемент «ИЛИ 15 и соответствующую шину запроса группы выходных управл ющих шин 22 поступает г блок 9 микропрограммного управлени процессора.When the channel finishes data transmission, in the final state analysis block 17 a final state processing request signal is generated, which, through the OR 15 element and the corresponding query bus of the output control bus group 22, enters the processor firmware control unit 9.
По этому сигналу запроса в зависимости от состо ни регистра признаков операции в блоке 16 управлени канала, состо ни устройства и канала, а также причины, вызвавшей формирование этого запроса, в регистреAccording to this request signal, depending on the status of the operation feature register in the channel control block 16, the device and channel status, and the reason for the formation of this request, in the register
18 признаков запросов устанавливаетс код соответствующей микропрограммы обработки. По сигналу запроса на обработку в процессоре прерываетс выполнение текущей микропрограммы после завершени очередного цикла «чтение-обработка-...-запись и проводитс переключение а специальный , в котором адрес следующей микрокоманды, котора должна была выполн тьс , запоминаетс в специальном регистре (регистре возврата адреса) и формируетс начальный ад-5 рес обрабатывающей микропрограммы. Эта микропрограмма заноминает содержимое регистров процессора в специальной части oneративной пам ти и далее по коду микоопрограммы обработки, установленному в регистре10 18 признаков запросов, осуществл ет переход к начальному адресу микронрограммы, обрабатывающей данный признак. Происход т необходимые действи (окончание операции ввода-вывода, зацепление по команде и т. д.)15 и записываетс модифицированное или вновь сформированное (при зацеплении) управл ющее слово в специальную часть оперативной пам ти. После этого содержимое регистров процессора восстанавливаетс из специальной20 части оперативной пам ти и выполн етс прерванна микропрограмма, начина с адреса микрокоманды, запомненного в регистре возврата. Выполнение указанной последовательности25 действий требует сравнительно много времени . Если канал рассматриваемого типа и зацепление по данным исполн ет таким же Образом , то он не может обеспечить зацепление по данным при номинальной скорости переда-30 чи данных между внещним устройством и кана .лом. Следовательно, канал такого типа имеет предельную скорость передачи данных с Использовапием режима зацеплени по данным НИже номинальной скорости переда-35 чи данных без зацеплени . СкорОСть Передачи данных с использованием зацеплени может быть увеличена, если некоторл ю часть действий, св занных с подготовкой новой управл ющей информации40 при зацеплении по данным, вынолн ть Предварительно . В нредлатаемом канале это Организовано следующим образом. На этапе передачи данных, когда канал заканчивает передачу блока данных и в ре- 45 гистре признаков операции блока 16 управлени канала лказан признак зацеплени по данным, в блоке 14 запроса на предварительное зацепление по данным формируетс запрос на обработку в тот момент, когда ка- 50 налу остаетс передать под управлением текущего управл ющего слова канала такое количество байтов, на передачу которых каналу потребуетс врем , необходимое дл тото, чтобы: переключитьс на специальный 55 такт, учитыва максимальное врем цикла «чтение-Обработка-...-запись ; запомнить содержимое регистров Процессора в специальной части оперативной пам ти; прочитать из Специальной пам ти ц сформировать в реги- 60 страх процессора адрес последующего управл ющего слова ка-нала. Запрос На обработку предварительного зацеплени по ДаНным через элемент «И П. элемент «ИЛИ 15, соответствующую щину 65 запроса грулпы выходных управл ющих птин 22 Поступает в блок 9 микропрограммного управлени Процессора. По ЭТОМУ сигналу в процессоре выполн ютс действи , уже описанные , причем в регистре 18 признаков запвосов устанавливаетс код предварительного зацеплени . Затем провод тс разгрлзка содержимого регистров процессора и формированне адреса последующего управл ющего слова канала и организуетс цикл ожидани нулевого значени содержимого счетчика 11 байтов. При нулевом 1счетчике байтов в блоке 13 запроса на конечное зацепление по данным вырабатываетс сигнал непосредственного зацеплени , который поступает в бло.к 16 л-Правлени канала, где по ЭТОМУ сигналу запрещаетс выработка запроса на передачу данных и пр1Г.З наков аппаратной вриостановки . В регистре 18 признаков запросов устанавливаетс код непосредственного (копечного ) зацеплени по данным, по которому осуществл етс перехот непосредственно к микронрогоамме зацеплени но данным. Эта микропрограмма загружает в регистры канала новое управл ющее слово канала, адрес котооого подготов.лен при предварительном запеплении. После загрузки нового управл ющего слова канала, микропрограмма зацеплени по данным сбрасывает сигнал запроса на конечное зацепление по данным, тем самым ра реща передачу даНных под управлением нового управл ющего слова канала, и восстанавливает содержимое -регистров процессора из специальной части оперативной пам ти . После этого продолжаетс выполнение Прерваннон микропрограммы. В с.ллчае, если устройство ввода-вывода заканчивает операцию передачи данных раньще, чем содержимое счетчика 11 байтов станет равным НУЛЮ, то блок 17 анализа конеч ого состо ни возбуждает соответствующий сигнал запроса, КОТОРЫЙ блокирует выработку сигнала запроса предварительного зацеплени и в регистре 18 признаков запросов л1станав.ливаетс соответствующий код микропрограммы обработки, по которому из цикла ожидани проводитс переход к соответствующей части обрабатывающей MWKpoпрограммы . Если канал имеет «механизм предварительного зацеплени , работающий посто нно и независимо от частоты постл плени запросов внещнего устройства на передачу даНных , то при подключении к такому каналу внещцих устройств, имеющих сравнительно невысокую скорость передачи данных (меньще предельной скорости передачи данных с зацеплением по данным без предварительного зацеплени ), предварительное зацепление останавливает процессор на сравнительно больщое врем , при этом удовлетворение запросов других одновременно работающих каналов задерживаетс .The 18 request tags are set to the code of the corresponding processing firmware. The processing request signal in the processor interrupts the execution of the current firmware after the completion of the next cycle "read-process -...- write and switch to a special, in which the address of the next microcommand, which should have been executed, is stored in a special register (return register addresses) and the initial ad-5 res of the processing firmware is formed. This firmware records the contents of the processor registers in a special part of the operational memory and then, using the processing micro program code set in the request characteristics register 10 18, goes to the starting address of the microprogram processing this characteristic. The necessary actions take place (the end of an I / O operation, the command hooking, etc.) 15 and the modified or newly formed (when hooked) control word is written into a special part of the RAM. After this, the contents of the processor registers are restored from the special 20 part of the RAM and the interrupted firmware is executed, starting with the microcommand address stored in the return register. Performing the specified sequence of actions 25 takes a relatively long time. If a channel of the considered type and data hooking executes in the same Pattern, then it cannot ensure data hooking at the nominal data transfer rate between the external device and the channel. Consequently, a channel of this type has a limiting data transfer rate with the use of the meshing mode according to the data below the nominal data transfer rate without data transmission. The speed of data transmission using meshing can be increased if some of the actions related to the preparation of new control information 40 when meshing with the data are carried out Pre. In the channel it is organized as follows. At the stage of data transfer, when the channel finishes transmitting the data block and in the sign register of the operation of the channel control unit 16, the sign of data hooking is indicated, in block 14 of the pre-gearing request for data, a processing request is generated at that moment it remains to transmit, under the control of the current channel control word, such a number of bytes, the transmission of which to the channel will take the time required for this to: switch to the special 55 clock cycle, taking into account the maximum reading-O cycle time rabotka -...- record; memorize the contents of the processor registers in a special part of the RAM; read from the Special Memory to form in the registrar of the processor the address of the subsequent control word of the channel. Request For processing of pre-meshing on DAN through the element “AND P. element” OR 15, corresponding to the bar 65 of the request of the grupp of the output control pt. 22 It enters the block 9 of the firmware control of the Processor. According to THIS signal, the actions already described are performed in the processor, and in the register 18 of the signs of zapvosov the code of the preliminary engagement is set. Then, the processor registers are stored and the addresses of the subsequent channel control word are generated, and the waiting cycle of the 11 bytes counter is zero. With a zero 1 byte counter in block 13 of the request for final hooking, a direct hook signal is generated from the data, which goes to a block on the 16 l-channel, where the IT signal prohibits the generation of a data link request from the hardware signal. In the register 18 of the attributes of requests, a code of direct (kopeck) engagement is established according to the data, according to which a jump is made directly to the microharacter of engagement with the data. This firmware loads into the channel registers a new control word for the channel, the address of which is prepared by a member with preliminary preheating. After downloading a new channel control word, the data meshing firmware resets the final data request request signal, thereby disrupting the transmission of data under the control of the new channel control word, and restores the contents of the processor registers from a special part of the memory. Thereafter, the implementation of the Pre-firmware firmware continues. In the next page, if the I / O device completes the data transfer operation before the contents of the 11 byte counter becomes NULL, then the final state analysis block 17 excites the corresponding request signal, which blocks the generation of the preliminary engagement request signal and in the register 18 of signs Inquiries 1, the corresponding processing firmware code is inserted, from which the waiting cycle proceeds to the corresponding part of the processing MWK program. If the channel has a “pre-gearing mechanism that operates continuously and regardless of the frequency of the external device's requests for transmission of data, then when external devices that have a relatively low data transfer rate (less than the maximum data transfer rate with data linking without pre-engagement), pre-engagement stops the processor for a relatively long time, while satisfying the requests of other simultaneously operating channels for is held.
Дл уменьшени вли ни предварительного зацеплени на работу других каналов в предлагаемом канале имеетс блок 21 анализа частоты запросов внешних устройств, который посто нно сравнивает частоту запросов на передачу данных работающих в канале внешних устройств с предельной окоростью передачи данных канала с использованием зацеплени по данным без предварительного зацеплени . Если скорость передачи данных внешнего устройства превышает .предельную скорость передачи данных канала с зацеплением, то на выходе блока анализа частоты запросов формируетс сигнал, разрешающий сформированному в блоке 14 запросу на предварительное зацепление через элемент «И 20 вьшолнить последовательность действи , рассмотренную выше. Если же скорость передачи данных внешнего устройства равна или меньшей преде.льной скорости передачи данных с заЦеплением по данным , то выходной сигнал блока анализа частоты запросов запрещает предварительному запросу поступать в процессор. В этом случае выполн етс обычное запепление.To reduce the effect of pre-hooking on the operation of other channels in the proposed channel, there is an external device request frequency analysis block 21, which constantly compares the frequency of requests for data transmission of external devices working in the channel with the maximum data transmission rate of the channel using data hooking without first hooking. . If the data transfer rate of the external device exceeds the limit data transfer rate of the channel with gearing, then a signal is generated at the output of the request frequency analysis block, which allows the pre-gearing request formed above and through the element 20 to perform the sequence described above. If the data transfer rate of the external device is equal to or less than the previous data transfer rate with clinging to the data, then the output signal of the request frequency analysis block prevents the preliminary request from entering the processor. In this case, normal saping is performed.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1917986A SU519703A1 (en) | 1973-05-03 | 1973-05-03 | Selector channel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1917986A SU519703A1 (en) | 1973-05-03 | 1973-05-03 | Selector channel |
Publications (1)
Publication Number | Publication Date |
---|---|
SU519703A1 true SU519703A1 (en) | 1976-06-30 |
Family
ID=20552472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1917986A SU519703A1 (en) | 1973-05-03 | 1973-05-03 | Selector channel |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU519703A1 (en) |
-
1973
- 1973-05-03 SU SU1917986A patent/SU519703A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4090238A (en) | Priority vectored interrupt using direct memory access | |
SU519703A1 (en) | Selector channel | |
US4888685A (en) | Data conflict prevention for processor with input/output device | |
SU491951A1 (en) | Selector channel | |
SU525076A1 (en) | Command fetch block | |
SU741269A1 (en) | Microprogramme processor | |
SU1123055A1 (en) | Address unit for storage | |
SU752318A1 (en) | Multiplexor channel | |
RU2053546C1 (en) | Input-output processor | |
SU1132282A1 (en) | Interface for linking processor unit with input-output devices | |
SU506847A1 (en) | Communication device | |
SU913361A1 (en) | Digital computer input-output device | |
SU690471A1 (en) | Peripheral devices-electronic computer interface | |
SU599273A1 (en) | Device for interfacing integrating machine with digital computer | |
JPS63257856A (en) | Serial communication system | |
SU545981A1 (en) | Selector channel | |
SU444184A1 (en) | Information processing device | |
SU517019A1 (en) | Selector channel | |
SU1182534A1 (en) | Interface for linking processor with peripheral subscribers | |
SU1029175A2 (en) | Selector channel | |
SU1539787A1 (en) | Multichannel processor-to-subscribers interface | |
JPH02263256A (en) | Microcomputer and controller | |
SU690472A1 (en) | Selector channel | |
SU1254495A1 (en) | Interface for linking central processor unit with group of arithmetic processor units | |
SU947868A1 (en) | Microprogramme processor |