Claims (1)
Система содержит блок ввода информации 1, регистр числа 2, дешифратор адреса 3, регистры пам ти технологических ко« манд 4, блок цифровой индикации 5, блок выбора режима 6, блок формировани команд 7, блок суммировани 8, блок сравнени 9, преобразователь кода 10, первый счетчик импульсов 11, второй счетчик импульсов 12, блок управлени счетчиками 13, блок интерпол ции 14, блок задани скорости 15, блок пам ти 16, блок управлени приводом 17, блок коммутации 18 и элемент сборки 19. Система работает следующим образом. В исходном состо нии все блоки установ лены в положение, соответствующее режиму индикаци . Блоки 6-13 обеспечивают перевод двоичного числа, наход щегос в блоке пам ти 16 (или в блоке задани ск рости 15), в эквивалентное двоично-дес тичное число. Из преобразуемого числ многократно вычитаютс двоичные эквиваленты дес тичных разр дов, начина со ст шего. Количество вычитаний, необходимое дл получен ЕЯ остатка двоичного числа, меньщего, чем вес дес тичного разр да, подсчитьгеаетс в двоично-анодированной системе счислени . Это число и представл ет собой искомую дес тичную цифру. Когда определитс значение старшего дес тичного разр да, из остатка числа многократно вычитаетс двоичный эквивалент следующего дес тичного разр да и таким образом определ ютс все разр ды до младшего. Преобразование в режиме индикаци начинаетс со ввода в блок суммировани 8 двоичного числа через блок коммутации 18 дл индикации. Во врем ввода выдача констант из преобразовател кода 10 блокирована . В блоке формировани команд 7 формируетс команда вычитание. Счетчики 11 и 12 работают непрерывно, измен свои состо ни с частотой прихода сигналов с блока управлени счетчиками 13 Величина, соответствующа старшему разр ду, поступает с преобразовател кода 10 на блок суммировани 8 в каждом вычислительном цикле старшей строки и вычитаетс из введенного двоичного числа до тех пор, пока остаток числа не станет меньше нул . В этот момент число в счетчике 11 соответствует значению старшего дес тичного разр да числа, введенного в блок суммировани 8. Признак конца преобразовани дес тич- ного разр да подаетс в блок формировани команд 7 и в блок управлени счетчиками 13 с блока суммировани 8. В результате не вырабатываетс сигнал разрешени выдачи констант с преобразова- тел кода 10 и смены содержимого счетчика 11. В это врем число из счетчика 11 записываетс с помощью выходного сигнала счетчика 12 в соответствующую чейку в блоке цифровой индикации 5, При дальнейшем счете цифр, когда в счетчике 11 образуетс число дес ть, операци вычитание измен етс на сложение . В блоке суммировани 8 отрицательный остаток от последнего вычитш1н складываетс с константой старшего разр да , что обеспечивает восстановление остатка двоичного числа, эквивалентного величине оставшихс дес тичных разр дов, которые определ ютс последующим пре. образованием. После смены содержимого счетчика 12 и сброса счетчика 11 в нулевое состо ние следующие разр ды дес тичного числа вывод тс на ивдикацию аналогично. После преобра рвани младшего разр да весь Цикл индикации повтор етс . Результаты преобразовай циклически воспроизвод тс чейками индикации, что позвол ет наблюдать измёвевие текущей информации на выходе выбранного регистра. При по влении признака адреса на выходе блока ввода информации 1 режим индикации прерываетс на врем обработки информации от носител или от переключателей пульта (на чертеже не показан). Двоично-дес тичный код преобразуетс в двоичный последовательно, начина со стар щего разр да. Двоичное число, эквивалентное значению преобразуемого дес тичного разр да, формируетс путем многократного сложени двоичного эквивалента веса дес тичного разр да. Количество сложений равно коли- честву единиц в преобразуемом дес тичном разр де. Частичные суммы от преоб разовани складываютс вместе и образуют искомое двоичное число. Преобразование входной информации в последовательный двоичный код начинаетс с установки режима щзеобразовани в блоке выбора режима 6 после прихода сигнала щзизнака адреса. При движении программоносител (на чертеже не показан) запросы на преобразование повтор ютс . Режим преобразование сохран етс до юнца преобра зовани каждого кадра. Сигнал с блока выбора режима 6 уста, навливаит в блоке формировани команд 7 команду сложение, а счетчики 11 и 12 сбрасывает в нулевое состо ние. Одновременно обнул етс блок суммировани 8 Прин тый адрес поступает с блока вво да 1 на дещифратор 3, расшифровываетс и подаетс в блок управлени счетчиками 13 дл вьфаботки условий установки начальной строки. Число, прин тое блоком ввода информаии 1, переписываетс в регистр числа 2, После этого признак числа из блока 1 поступает в блок формировани команд 7 дл выработки сигнала разрешени выдачи константпреобразователем кода 10 и в блок управлени счетчиками 13 дл разрешени счета. Содержимое счетчика 11 измен етс от до 9 с частотой прихода сигна« ла с блока 13 и посто нно сравнива етс в блоке сравнени 9 с содержимым регистра 2, При по влении сигнала на выходе счетчика 12 сигнал с преобразова тел кода 1О, соответствующий введенному дес тичному разр ду, поступает в блок суммировани 8 такое число раз, какое насчитает счетчик импульсов 11 до по влени признака равнозначности в блоке сравне ни 9, который запрещает прием констант блоком суммировани 8. К этому моменту в блоке суммировани 8 накапливаетс вре менна последовательность сигналов, ветствуюша сумме всех коИстант в виде последовательного двоичного кода. Когда счвтннк импульсов 11 достигает соств ни дес ть, дальнейшее поступление сигнала совпадени с блока сравнени 9 запрещаетс . Блок управлени счетчиками 13 вьфабатывает сигнал смены строки , а счетчик 11 сбрасьтаетс в нулевое состо ние. Преобразование следующего разр да начинаетс с приходом очередного признака с блока ввода информации 1 в блок формировани команд 7 и блокуправлени счетчиками 13, после чего разрешаютс выдача констант и работа счетчика 11. После сложени по всем разр дам констант с преобразовател кодов 10 в блоке суммировани 8 оказываетс двоичный эквивалент введенного числа. Двоичный код выдаетс в блок интерпол ции 14 и в блок задани скорости 15 последовательно, начина с младших раз- psmoB. В случае ввода негеометрической информации, не требующей преобразввани , счетчик 12 должен обеспечить запись двоично-дес тичной информации в регистр пам ти 4. Это достигаетс тем, что сигна на входе блока выбора режима 6 прерыва- ет режим ивдикации, и блоки 6-13 переключаютс на режим преобразование. При переходе от режима преобразовав ние к режиму индикаци результат пре образовани , полученный в блоке суммиро- вани 8, может быть выдан в блок цифровой индикации 5 и высвечен чейками ин дикации. Сигнал самоиндикаци с панели управлени (на чертеже не показан) во врем действи команды ввода числа дл индикации, поданной на блок коммутации 18 с блока формировани кау1анд 7, блоки рует подачу двоичного числа с блока коммутации 18 на блок суммировани 8. Поэтому в блоке суммировани сохран етс двоичное число, накопленное в нем в режи« ме преобразование. Индикаци этого числа происходит так же, как и в режиме индикаци , но продолжаетс в течение одного цикла. После этого содержимое блока суммировани стираетс , а блок индикации 5 сохран ет бывшее в нем число. Формула изобретени Система числового программного управлени , содержаща блок формировани команд и последовательно соединенные блок ввода информации, дешифратор адреса, регистры пам ти технологических команд, блок сравнени , подключенный через регистр числа к блоку ввода информации, блок суммировани , блок задани скорости, блок интерпол ции, св занный с блоком суммировани и блоком пам ти, и блок управлени приводом, блок формировани команд соединен с блоком ввода инфор мации и блоком суммировани , отличающа с тем, что, с целью ее упрощени и повышени быстродействи , она содержит блок цифровой индикации, элемент сборки, блок коммутации, первый счетчик импульсов, последователь - но соединенные блок выбора режима, блок управлени счетчиками, второй счетчик импульсов и преобразователь кода, выход которого подключен ко входу блока суммировани , а входы - к выходу блока формировани команд и входам регистра пам ти технологических команд и блока цифровой индикации, другой вход которого св зан со входом блока сравнени и через первый счетчик импульсов с выходом блока управлени счетчиками, входы которого подключены к выходам дешифратора адреса, блока суммировани и блока ввода информации , другой выход которого через блок, выбора режима подсоединен ко входу блока формировани команд, а вход - к выходу элемента сборки, причем входы блока ком« мутации св заны с выходами блока задани скорости, блока пам ти и блока формировани команд, а выход со входами блока суммировани .The system contains information input unit 1, number 2 register, address decoder 3, process memory registers 4, digital display unit 5, mode selection unit 6, command generation unit 7, summation unit 8, comparison unit 9, code converter 10 , first pulse counter 11, second pulse counter 12, counter control unit 13, interpolation unit 14, speed setting unit 15, memory unit 16, drive control unit 17, switching unit 18 and assembly element 19. The system works as follows. In the initial state, all the blocks are set to the position corresponding to the indication mode. Blocks 6-13 provide the conversion of a binary number located in memory block 16 (or in a speed reference block 15) to an equivalent binary-decimal number. The binary equivalents of decimal digits, starting with the same, are repeatedly subtracted from the converted number. The number of subtractions needed to get the EY of the remainder of a binary number less than the weight of the decimal digit, is calculated in a binary-anodized number system. This number is the desired decimal digit. When the value of the most significant decimal digit is determined, the binary equivalent of the next decimal digit is repeatedly subtracted from the remainder of the number, and thus all bits to the least significant bit are determined. The conversion in the indication mode starts with the input of a binary number into the summation unit 8 through the switching unit 18 for indication. During input, the output of constants from code converter 10 is blocked. In the command generation unit 7, a subtraction command is generated. Counters 11 and 12 operate continuously, changing their states with the frequency of arrival of signals from the control unit of counters 13 The value corresponding to the most significant bit is sent from code converter 10 to summing unit 8 in each computational cycle of the most significant line and subtracted from until the rest of the number is less than zero. At this moment, the number in the counter 11 corresponds to the value of the highest decimal digit number entered in the summation unit 8. The sign of the end of the conversion of the decimal bit is fed to the command generation unit 7 and to the control unit of the counters 13 from the summation unit 8. As a result the output signal of issuing constants from the code 10 transducers and changing the contents of counter 11 is not generated. At this time, the number from counter 11 is written using the output signal of counter 12 to the corresponding cell in the digital display unit 5, When In the most recent count, when in the counter 11 the number ten is formed, the subtraction operation is changed to addition. In the summation unit 8, the negative remainder of the last subtraction is added to the high-order constant, which ensures the recovery of the remainder of the binary number, equivalent to the value of the remaining decimal digits, which are determined by the subsequent pref. education. After changing the contents of counter 12 and resetting counter 11 to the zero state, the next bits of the decimal number are output for indication and similarly. After converting the low-order bit, the entire Display Cycle is repeated. Transform the results cyclically reproduced with display cells, which allows to observe the change of the current information at the output of the selected register. When an address sign appears at the output of the information input unit 1, the display mode is interrupted for the time of processing information from the carrier or from the console switches (not shown in the drawing). Binary-decimal code is converted to binary sequentially, starting with the most significant bit. A binary number, equivalent to the value of the decimal bit to be converted, is formed by repeatedly adding the binary equivalent of the weight of the ten bit. The number of additions is equal to the number of units in a convertible decimal place. The partial amounts from the conversion add up together and form the desired binary number. The conversion of the input information into a serial binary code begins with the setting of the generation mode in the mode selection block 6 after the arrival of the address sign signal. As the program carrier (not shown) moves, the conversion requests are repeated. The transform mode is saved to the transform juvenile of each frame. The signal from the mode selection unit 6 of the mouth, poured the addition command in the command generation unit 7, and the counters 11 and 12 reset to the zero state. Simultaneously, the summation block 8 is zeroed. The received address is fed from the input block 1 to the decryptor 3, decrypted and fed into the counter control block 13 to work out the conditions for setting the initial line. The number received by information input unit 1 is rewritten into the register of number 2. After this, the number sign from unit 1 enters the command generation unit 7 to generate a permission signal for issuing code 10 to the constant transducers and to the counter control unit 13 to enable the counting. The contents of counter 11 vary from 9 to the frequency of the signal from block 13 and are constantly compared in comparison block 9 with the contents of register 2. When a signal appears at the output of counter 12, the signal from the transducer of the code 1O corresponds to the entered decimal the discharge enters the summation unit 8 as many times as the pulse counter 11 counts before the appearance of the sign of equivalence in the block 9, which prohibits the reception of constants by the summation unit 8. At this point, the time accumulates in the summation unit 8 successive signals, the sum of all vetstvuyusha koIstant as a serial binary code. When the count of pulses 11 reaches a ratio of ten, the further arrival of the coincidence signal from the comparison block 9 is prohibited. The counter control unit 13 terminates the row change signal, and the counter 11 is reset to the zero state. The conversion of the next bit begins with the arrival of the next sign from the information input unit 1 to the command generation unit 7 and the meter control unit 13, after which the constants are issued and the operation of the counter 11. After adding all constants from the code converter 10 in the summation unit 8, it turns out the binary equivalent of the number entered. The binary code is output to the interpolation block 14 and to the speed reference block 15 sequentially, starting with the lower psmob. In the case of input of non-geometric information that does not require conversion, counter 12 must ensure that binary-decimal information is written into memory register 4. This is achieved by the signal at the input of mode selection block 6 interrupting idication mode, and blocks 6-13 switch to transform mode. During the transition from the conversion mode to the indication mode, the conversion result obtained in the summation unit 8 can be output to the digital indication unit 5 and highlighted with indication cells. The self-indication signal from the control panel (not shown) during the operation of the number input command for indication, sent to the switching unit 18 from the KAU1AND 7 generation unit, blocks the binary number from the switching unit 18 to the summation unit 8. Therefore, in the summation unit The binary number accumulated in it is in the transform mode. The indication of this number is the same as in the indication mode, but continues for one cycle. After that, the contents of the summation unit is erased, and the display unit 5 retains the former number. NUMBER OF THE INVENTION A numerical control system comprising a command generation unit and serially connected information input unit, address decoder, process instruction memory registers, a comparison unit connected via a number register to an information input unit, a summation unit, a speed reference unit, an interpolation unit, associated with the summation unit and the memory unit, and the drive control unit, the command generation unit is connected to the information input unit and the summation unit, characterized in that it simplifies and speeds up; it contains a digital display unit, an assembly element, a switching unit, a first pulse counter, a series but connected mode selector unit, a counter control unit, a second pulse counter, and a code converter, the output of which is connected to the input of the summation unit, and inputs - to the output of the command generation unit and to the register inputs of the technological commands and the digital indication unit, the other input of which is connected to the input of the comparison unit and through the first pulse counter with the output meter control, the inputs of which are connected to the outputs of the address decoder, the summation block and the information input block, the other output of which is through the block, the mode selector is connected to the input of the command generation unit, and the input is connected to the output of the assembly element, and the inputs of the com mutation are associated with the outputs of the speed setting block, the memory block and the command generation block, and the output with the inputs of the summation block.