SU511631A1 - Буферный регистр - Google Patents

Description

1

Изобретение отнсх;итс  к вычислительной технике.

Известные - буферные регистры, содержащие Rg -триггеры, входы установки которых соединены с выходами Ьдноименных пероых элементов И-НЕ , первые входы которых подключены к разр дным шинам, и .второй многовходовой элемент И-НЕ , не-. достаточно надежны при приеме информации.

11елыо изобретени   вл етс  повышение надежности работы буферного регистра.

Поставленна  цель достигаетс  тем, что буферный регистр содержит триггеры блокировки и задержки, вход установки которого соединен с шиной, сброса, вход сброса и ин ве дксвыЙ выход подключены ;соответствен-. но к :;, инверснрь выходу и ко входу установки триггера блокировки, пр мой выход которого соединен с шинсЛ блокировки, а Ьход сброса черва многовходовой элемент H-iHE св зан с установочными входами Rg триггеров.

На чертеже дана схема буферного регистра , который содержит Rg - триггер 1, эпемент И-НЕ 2, многовходовсй элемент

И-НЕ 3, триггер 4 блокировки, триггер 5 задержки. Исходное состо ние устройств триггеры задержки 5 и блокировки 4 нахо д тс  в нулевом состо нии, иа общей швнв одноименных элементов И существует нулевой потенциал; таким образом, RS триггеры 1 буферного регистра заблокирЬ ваны. Работа начинаетс  с подачи сигнала по шине сброса, при этом RS « триггеры 1 буфернсго регистр устанавливаютс  в нулевое состо ние, а триггер 5 задержки в -единичное состо ние.

Триггер 4 блокировки под воздействием нулевых сигналов на Установочном н сбросном входах установитс  в состо ние, когда на его пр мом и инверсном выходах будут единичные сигналы. Единичный сигнал с пр мого выхода триггера 4 блокировки подготавливает одноименные элементы 2 дл  : прием а данных, то есть R8 триггеры 1 буферного регистра деблсжируюте  .

Claims (3)

1. Прием информации буферным регистром в виде параллельного импульсного коде осуществл етс  через одноименные элемент ты
2. 2. При этом импульсы отрицательной пол рности с выхода одноименных элементов 2 устанавливают соответствующие RS -триггеры 1 буферного регистра в единичное состо ние и одновременно по-ступают на входы многовходового логиче СКОРО элемента
3. 3. Единичный сигнал на выходе много входового элемента 3 сформируетс  в момент по влени  первого информационного импульса и будет существовать до момен та окончани  импульса, имеющего максимальную задержку в пинии св зи. При этом на инверсном выходе триггера 4 блокиров ки установитс  нулевой потенциал, который передним фронтом переключит триггер 5 задержки в нулевое состо ние. Триггер 4 блокировки останетс  . в единичном состо нии до окончани  последнегр из пришедших информационных импульсов. По окончании приема информации 4а выходе многовходсжого элемента 3 сформи руетс  нулевой сигнал, передний фронт которого установит триггер 4 блокировки в нулевое состо ние, то есть произойдет блокировка RS «триггеров 1 буферного регистра до прихода следующего импульса сброса. Таким образом, буферный регистр отли етс  высокой надежностью приема информа ии, так как разброс времен переключени  RS -триггеров не вли ет -ш формирован: игнала блокировки, при этом асинхронное.., о влени  информационных импульсов, опреел ема  различным времзнем задержек в еп х св зи, компенсируетс  схемой блокиовки . Формула изобретени  Буферный регистр, содержаший RS триггеры, входы установки которых соединены с выходами одноименных первых элементов И-НЕ , первые входы которых подключены к разр дным шинам, и второй многовходовой элемент И-НЕ , отличающийс  тем, что, с целью повы шени  надежности работы буферного регист. ра, он содержит триггеры блокировки и задержки, вход установки которого соединен с шиной сброса, вход сброса и инвероный выход подключены соответственно к инверсному выходу и ко входу установки триггера блокировки, пр мой выход которого соединен с шиной блокировка, а вхой сброса через многовходовой элемент ИНЕ св зан с установочными входами RS -триггеров.