SU509871A1 - Процессор - Google Patents

Description

(54) ПРОЦЕССОР

1

Изобретение относитс  к области вычислительной техники и может быть применено в ЭВМ.

Известны процессоры, содержащие оперативную пам ть, арифметический блок, блок микропрограммного управлени , содержащий микропрограммную пам ть, дешифраторы микроопераций управлени  оперативной пам тью и арифметическим блоком, узел форми ровани  адреса, генератор синхроимпульсов, JQ узел управлени  генератором, узел выработки аппаратного гашени  и блок электропитани , содержащий узел питани  генераторов тока пам ти, узел К)1работкй стандартных напр жений, узел управлени  отключением 15 питани , узел управлени  включением питани  и узел анализа состо ни  первичной сети.

Недостаток известных процессоров состоит в том, что при отключении электропи1-20 тани  процессора в случае аварийного состо- ни  первичной сети (отключение одной из фаз первичной сети или недопустим ые изменени  напр жени ) информаци , расположенна  в оперативной пам ти процессора, 25

может быть искажена иэ-за переходных процессов в узлах ЭВМ, а также иэ-чза того, что аварийное отключение питани  про исходит несинхронно с циклом оператиЕ ной пам ти,:

Целью изобретени   вл етс  повышение надежности процессора.

Дл  достижени  этой цели в процессор введены узел анализа конца цикла пам ти и три элемента задержки. Вход первого эле мента задержки соединен с выходом узла управлени  включением питани , а выход tс третьим входом узла питани  генераторов тока пам ти и со входом второго элемента задержки, выход которого соединен с третьим входом узла выработки аппаратного гашени . Вход третьего элемента задержки соединен с выходом узла управлени  отключением питани , а выход - с третьим BXOiдом узла выработки стандартных напр жений , выход которого соединен с первым входом узла анализа конца цикла пам ти, второй, третий и четвертый входы которого соединены соответственно с выходов/ генератора синхроимпульсов, с выходом

дешифратора микроопераций управлени  оперативной пам тью и с выходом узла анализа состо ни  первичной сети, а выход соединен с одним из входов узла управлени  генератором.

Функциональна  схема процессора представлена на чертеже.

Процессор содержит арифметический блок 1, оперативную пам ть 2, блок микропрограммного управлени  3, включающий микропрограммную пам ть 4, узел формировани  адреса 5, дешифратор 6 микроопераций управлени  арифметическим блоком, дешифратор 7 микроопераций управлени  оперативной пам тью, генератор синхроим- пульсов 8, узел 9 управлени  генератором, уаел 10 выработки аппаратного гашени  и узел .11 анализа конца цикла пам ти. Процессор содержит блок электропитани  12, состо щий из узла 13 питани  генераторов тока пам ти, узла 14 выработки стандартны напр жений узла 15 управлени  отключением питани , узла 16 управлени  включением питани , узла 17 анализа состо ни  первичной сети, первого 18, второго 19 и третьего 2 О элементов задержки- Процессор содержит также, вход отключени  ПЕЬ тани  21, сетевой вход 22 и вход включени  питани  23.

Устройство работает следующим образом

Управление работой оперативной пам ти 2 осуществл етс  дешифратором 7, который вырабатывает микрооперации чтени  из оперативной пам ти 2 или записи в опера- тивную пам ть 2 в соответствии с микрокомандами , наход щимис  в микропрограммной пам ти 4.

В каждом машинном такте генератор синхроимпульсов В вырабатывает серию синхроимпульсов, стробирующих работу в оперативной пам ти 2, арифметического блока 1 и микропрограммной пам ти 4.

При аварийном состо нии первичной се- ти узел 17 вырабатывает сигнал о неисправности , поступающий в узлы 15 и 11. Если фиксаци  аварийного состо ни  первичной сети произошла после записи в оперативную пам ть 2, но перед чтением из нее, то в конце текущего машинного так т узел 11 выдает сигнал останова генератора синхроимпульсов 8 в узел 9 управлени генератором. Узел 15 при этом формирует сигнал отключени  питани  генераторов тока оперативной пам ти 2, поступающий в узел 13. Через врем  задержки на элекенте задержки 2 О формируетс  сигнал отключени  стандартных напр жений, который подаетс  в узел 14. Если фиксаци  аварийного состо ни  первичной сети происходит при обращении к оперативной пам ти 2, т. е. внутри цикла чтени  - записи оперативной пам ти 2, то узел 11 выдает сигнал останова генератора синхроимпульсов 8 только после того, как noj ностью отработаетс  .машинный такт, в котором присутствует микроопераци  записи в оперативную пам ть 2.

Сигнал включени  питани , поступающий в узел 16 приводит к тому, что к первичной сети подключаютс  узел 14 к 10.

По потенциалу гашени  происходит сброс в исходное состо ние триггерных схем, которые могли бы вызвать непредусмотренное обращение к оперативной пам т 2 в момент подачи питающих напр жений н генераторы тока оперативной пам ти 2. После установки потенциала гашени  через врем  задержки на элементе задержки 18 происходит подключение первичной сети к узлу 13 и выдача питающих напр жений на генераторы тока. Продолжительность выработки потенциала гашени  определ етс  суммарным временем задержки элементов здержки 18 и 19. По сбросу потенциала гашени  узел 5 подготавливает адрес первой микрокоманды микропрограммы гашени , а узел 9 запускает генератор синхроимпульсов 8, после чего начи.наетс  выполнение микропрограммы гашени . В результате выполнени  микропрограммы гашени  сбрасываютс  в исходное состо ние те элементы процессора, которые не сброшены аппаратным гашением, но могут вызвать непредусмотренное обращение к оперативной пам ти 2 (а, следовательно , искажение информации в пам ти) при работающем генераторе синхроимпульсов 8.

Claims (1)

1. Формула изобретени 

   Процессор, содержащий оперативную пам ть, арифметический блок, блок микропрограммного управлени , содержащий микропрограммную пам ть, дешифраторы микроопераций управлени  оперативной пам тью и арифметическим блоком, узел форьди- ровани  адреса, генератор синхроимпульсов узел управлени  генератором, узел выработки аппаратного гашени , и блок электропитани , содержащий узел питани  генераторов тока пам ти, узел выработки стандартныхнапр жений, узел управлени  отключением питани , узел управлени  включением питани , узел анализа состо ни  первичной сети, причем первый вход узла управлени  отключением питани  соединен со входом отключени  питани 

   процессора, второй вход - с выходом узла анализа состо ни  первичной сети, а выход - с первым входом узла питани  генераторов тока пам ти, второй вход которого соединен с первым входом узла вырабоки стандартных напр жений, со входом уэла анализа состо ни  первичной сети и с сетевым входом процессора, а выход соединен с первым входом оперативной пам ти, второй вход которой соединен с первыми входами арифметического блока, узла управлени  генератором, узла формировани  адреса и с выходом узла выработки аппаратного гашени , первый вход которого соединен с первыми входами деашфраторов микроопераций управлени  оперативной пам тью и арифметическим блоком, генератора cHfixpo- импульсов, микропрограммной пам ти, со вторыми входами арифметического блока, узла формировани  адреса, узла управлени  генератором, с третьим входом оперативной пам ти и с выходом узла выработки стандартных напр жений, второй вход которого соединен со вторым входом узла выработки аппаратного гашени  и с выходом узла уп равлени  включением питани , вход которого соединен со входом включени  питани  процессора , второй вход м -1кропрограммной пам ти соединен- с выходом узла формировани  адреса, первый выход соединен со вторым входом дешифратора микроопераций управлени арифметическим блоком, эь1ход которого соединен с третьим входом арифметического блока , выход генератора синхроимпульсов соединен с четвертыми входами оперативной пам ти и арифметического блока, с третьим входом микропрограммной пам ти, второй выход которой соединен со вторым входом дешифратора микроопераций управлени  оперативной пам тью, выход которого с п тым входом оперативной пам ти, выход которой соединен с п тым входом арифметического блока, выход которого соединен с шестым входом оперативной пам т отличающийс  тем, что, с целью повышени  надежности процессора, он дополнительно содерж1 т узел анализа конца цикла пам ти и три элемента задержки; причем вход первого элемента задержки соединен с выходом узла управлени  включением питани , а выход - с третьим входом узла питани  генераторСв тока пам ти и со входом второго элемента задержки, выход которого соединен с третьим входом узла выработки аппаратного гашени ; вход третьего элемента задержки соединен с выходом узла управлени  отключением питани , а выход - с третьим входом узла выработки стандартных напр жений, выход которого соединен с первым входом узла анализа конца цикла пам ти, второй, третий и четвертый входы которого соединены соответственно с выходом генератора синх- роимпульсов, с выходом дешифратора микроопераций управлени  оперативной пам тью и с выходом узла анализа состо ни  первичной сети, а выход соединен с третьим входом узла управлени  генератором.