SU491948A1

SU491948A1 - Arithmetic unit

Info

Publication number: SU491948A1
Application number: SU1897855A
Authority: SU
Inventors: Виталий Петрович Боюн; Леонид Григорьевич Козлов; Борис Николаевич Малиновский
Original assignee: Ордена Ленина Институт Кибернетики Ан Усср
Priority date: 1973-03-26
Filing date: 1973-03-26
Publication date: 1975-11-15

Description

1one

Изобретение относитс к области вычислительной техники и предназначено дл использовани в специализированных однородных вычислительных устройствах, работающих в любой позиционной системе счислени .The invention relates to the field of computing and is intended for use in specialized homogeneous computing devices operating in any positional number system.

Известен арифметический блок дл построени однородных специализированных вычислительных устройств, выполн ющий арифметические и логические функции в двоичной системе счислени и содержащий одноразр дный умножитель, выход которого соединен со входом первого полусумматора, второй полусумматор , вход которого соединен с выходом первого полусумматора, а выход соединен со входами регистра результата и схемы контрол на «нуль, третий и четвертый полусумматоры и регистр переносов.An arithmetic unit for building homogeneous specialized computing devices is known that performs arithmetic and logic functions in a binary number system and contains a single-digit multiplier, the output of which is connected to the input of the first half summator, the second half summator, the input of which is connected to the output of the first half summator and the output connected to the inputs result register and control scheme for “zero, the third and fourth half-adders and the carry register.

Известный арифметический блок не иозвол ет строить устройства, работающие в -ичной системе счислени , причем устройства, построенные на его основе, имеют невысокое быстродействие из-за последовательной обработки двоичных чисел.The well-known arithmetic unit is not capable of building devices that operate in a personal number system, and devices based on it have a low speed due to sequential processing of binary numbers.

Предложенный блок отличаетс тем, что входы третьего полусумматора соединены с выходами переносов одноразр дного умножител и первого полусумматора,входы четвертого полусумматора соединены с выходом третьего полусумматора и с выходом переносов второго полусумматора, выход четвертогоThe proposed unit is characterized in that the inputs of the third half-adder are connected to the outputs of one-digit multiplier transfers and the first half-adder, the inputs of the fourth half-adder are connected to the output of the third half-adder, and the outputs of the second half-adder's output, fourth exit

полусумматора соединен через регистр переносов со входом первого полусумматора.the half-adder is connected through the carry register to the input of the first half-adder.

Это позвол ет расщирить область применени предложенного блока, а также повысить быстродействие устройств, построенных на его основе.This allows you to extend the scope of the proposed unit, as well as improve the speed of devices based on it.

Схема арифметического блока приведена на чертеже и состоит из работающих в qичной системе счислени одноразр дного умножител 1, четырех полусумматоров 2-5, регистра переносов 6, регистра результата 7 и схемы контрол на «нуль 8.The scheme of the arithmetic unit is shown in the drawing and consists of one-digit multiplier 1, four half-adders 2–5, transfer register 6, result register 7, and a control circuit for “zero 8” that work in a qualizing number system.

Арифметический блок позвол ет выполн ть умножение последовательного кода одногоAn arithmetic unit allows the multiplication of a sequential code of one

числа на один разр д другого, суммирование полученного произведени с последовательными кодами третьего числа и одновременный контроль суммы на «нуль. Дл этого последовательный код одного числа со стороныnumbers for one bit of another, summing the resulting product with the successive codes of the third number and simultaneously controlling the sum for "zero." For this, the sequential code of a single number is

младщих разр дов и один разр д другого подаютс на входы 9 и 10 одноразр дного умножител 1, а последовательный код третьего числа подаетс на вход 11 второго полусумматора 3.the younger bits and one bit of the other are fed to the inputs 9 and 10 of the one-bit multiplier 1, and the sequential code of the third number is fed to the input 11 of the second half summator 3.

Младщие разр ды результата умножени с выхода одноразр дного умножител I поступают на вход первого полусумматора 2 и складываютс с резул1-гатами переносов, полученными на предыдущем такте в регистреThe small bits of the multiplication result from the output of the one-bit multiplier I are fed to the input of the first half-adder 2 and are added to the result of the transfers obtained at the previous clock cycle in the register

Claims

6. On the second half-adder 3, the result of multiplying, taking into account the transfer from the previous bit, is added to the third-digit code entering input 11. The carry codes that occur on the outputs of the one-bit multiplier 1, the first half-adder 2 and the second half-adder 3 are summed by the third and fourth half-adders 4 and 5 and under the influence of synchronizing pulses at input 12 are recorded in the carry register 6.10 Amount codes from the output of the second half-adder are controlled by the control circuit to "zero 8", and under the influence of synchronous of the output pulses at input 13 are sequentially recorded in the result register 7. Then 15 at the outputs 14 of the result register, a sequential result code of the above sequence of operations is obtained, and at outputs 15 of the control circuit for "zero 8 - a sign of comparison or non-comparison. 20 5 Formula of the invention Arithmetic unit containing a one-bit multiplier, the output of which is connected to the input of the first half-adder, the second half-adder, whose entrance is connected to the output of the first half-adder, and the output connected to the inputs of the regis Pa of the result and control circuit for zero, third and fourth half-adders and carry register, characterized in that, in order to expand the field of application, the inputs of the third half-accumulator are connected to the outputs of transfers of the one-digit multiplier and the first half-adder, the inputs of the fourth half-adder are connected to the output of the third half-adder and with the release of transfers of the second half adder, the output of the fourth half adder is connected via the carry register to the input of the first half adder.

YU