SU473115A1

SU473115A1 - Device for measuring frequency deviation from normal value

Info

Publication number: SU473115A1
Application number: SU1913430A
Authority: SU
Inventors: Альгимантас Антанович Килна; Ромуальдас Юлиено Орлинис; Гедиминас Повило Вейверис
Original assignee: Институт Физики И Математики Ан Литовской Сср
Priority date: 1973-05-04
Filing date: 1973-05-04
Publication date: 1975-06-05

Description

1one

Изобретение относитс к области электроизмерительной техники и может быть использовано при создании устройств дл измерени отклонени частоты от номинального значени .The invention relates to the field of electrical measuring equipment and can be used to create devices for measuring the frequency deviation from the nominal value.

Известны устройства дл измерени отклонени частоты от номинального значени , содержащие счетчик импульсов с подключенной к его входу схемой «И, входы которой соединены с генератором эталонных импульсов и триггером, счетным входом, подключенным через схему «ИЛИ, линию задержки, формирователи импульсов и триггер к входной шине. Однако эти устройства не позвол ют определить максимальное отклонение частоты за врем измерени .Devices for measuring the frequency deviation from the nominal value are known, containing a pulse counter with an AND circuit connected to its input, the inputs of which are connected to a reference pulse generator and a trigger, a counter input connected via an OR circuit, a delay line, pulse drivers and a trigger to the input tire. However, these devices do not allow to determine the maximum frequency deviation during the measurement time.

Цель изобретени - определение максимального отклонени частоты за врем измерени .The purpose of the invention is to determine the maximum frequency deviation during the measurement time.

Предлагаемое устройство снабжено регистром , вторым счетчиком, второй линией задержки , третьим формирователем импульсов, третьим и четвертым триггерами, двум схемами «ИЛИ, второй и третьей схемами «И и двум группами схем «И, причем выходы второй схемы «И через первую группу схем «И, регистр и вторую группу схем «И, к вторым входам которой подключены выходы счетчика, а к третьим входам через дешифратор - выходы второго счетчика, соединены с входами схем «ИЛИ, выходы которых через третий триггер подключены к входу второй схемы «И, соединенной по второму входу с входом второго счетчика п через дешифратор , третий формирователь - с его выходом , при этом вход третьей схемы «И подключен к выходу генератора эталонных импульсов , ее выход - к второму входу счетчика , а второй вход ее через четвертый триггер соединен с входом второго счетчика и второй линией задержки, выход которой подключен к входам счетчика и к входу третьего триггера.The proposed device is equipped with a register, a second counter, a second delay line, a third pulse shaper, third and fourth triggers, two OR circuits, a second and a third And circuit, and two groups of AND circuits, and the outputs of the second AND circuit through the first group of circuits And, the register and the second group of circuits “And, to the second inputs of which the counter outputs are connected, and to the third inputs through the decoder - the outputs of the second counter, are connected to the inputs of the OR circuit, the outputs of which through the third trigger are connected to the input of the second“ And ”circuit on the second input with the input of the second counter n through the decoder, the third driver with its output, while the input of the third circuit “And connected to the output of the generator of reference pulses, its output to the second input of the counter, and the second input through the fourth trigger connected to the input of the second counter and the second delay line, the output of which is connected to the inputs of the counter and to the input of the third trigger.

Блок-схема описываемого устройства представлена на чертеже.The block diagram of the described device is shown in the drawing.

Устройство содерЖ1 Т входную шину 1, триггеры 2, 3, 4 и 5, формирователи импульсов „ G, 7 и 8, линии задержек 9 и 10, генератор 11 эталонных импульсов, схемы «ИЛИ 12, 13 и 14, схемы «И 15, 16, 17, регистр, состо щий из разр дов iSb 182, ..., 18,г со схемами «И 9i, 192, ., 19,,, передачи кода из счетчика с разр дами 20;, 202, ..., 20, схем «И 21ь 212, -.., 21 и 21i , 212 , ..., 21,; , включенных между выходами разр дов счетчика и регистра, дешифратора 22 и счетчика ИМПУЛЬСОВ 23. Работает устройство следующим образом. Триггеры 2 и 4, формирователи импульсов 6 и 7, лини задержки 9 и схема «ИЛИ 12 служат дл определени абсолютного значени отклонени периода входного сигнала. Имнульсы входной исследуемой последовательности опрокидывают триггер 2, перепады напр жени на выходах которого формируютс в две импульсные последовательности формировател ми импульсов 6 и 7. Одна из них на вход схемы «ИЛИ 12 поступает непосредственно , а друга - через линию задержки 9, врем задержки которой равно номинальному периоду исследуемого сигнала. Иоэтому триггер 4 в единичном состо нии находитс в течение времени, равного абсолютному значению отклонени периода от номинального значени . Код отклонени частоты формируетс счетчиком с разр дами 20i, 202, ..., 20п, на вход которого эталонные заполн ющие импульсы от генератора 11 поступают через схему «И 15. Остальна часть устройства используетс дл сравнени кода счетчика с кодом регистра , в котором зафиксировано максимальное отклонение периода до данного момента времени. Сравнение кодов счетчика и регистра проводитс следующим образом. После определени кода отклонени периода триггер 3 находитс в единичпом состо нии, так как импульсы со схемы «И 15 во врем счета подаютс также и на единичный вход триггера 3. Поэтому импульсы генератора 11 через схему «И 16 проход т на вход счетчика 23, выходы разр дов которого подключены к дещифратору 22. Дещифратор 22, начина с младщего разр да, поочередно выбирает все «И 21i, 212, ..., 21„ и 2Ь , 212, ..., 21л , выходы которых подключены соответственно к схемам «ИЛИ 13 и 14. Схемы «И 21ь 212, ..-, 2U и 2Ь , 212, ..., 21 „ выдают сигнал, когда значени разр дов регистра и счетчика не совпадают. При этом триггер 5 устанавливаетс в единичное состо ние, когда в данном разр де счетчика, выбранном дешифратором 22, находитс единица , регистра - ноль, и в нулевое состо ние - в противоположном случае. После перебора всех разр дов срабатывает формирователь импульсов 8, который при единичпом состо нии триггера 5 (это соответствует коду счетчика, большему кода регистра) производит передачу кода счетчика в регистр. Тот же импульс формировател 8 устанавливает счетчик 23 и триггер 3 в исходные состо ни и, задержанный линией задержки 10, производит установку нул разр дов 20ь 200, ..., 20„ основного счетчика. Этим заканчиваетс один цикл измерени , и в следующем периоде входного сигнала устройство работает аналогичным образом. Пр едмет изобретени Устройство дл измерени отклонени частоты от номинального значени , содержащее счетчик импульсов, схему «И, генератор эталонных импульсов, схему «ИЛИ, линию задержки , два формировател импульсов, дешифратор и два триггера, отличающеес тем, что, с целью определени максимального отклонени частоты за врем измерени , оно снабжено регистром, вторым счетчиком, второй линией задержки, третьим формирователем импульсов, третьим и четвертым триггерами, двум схемами «ИЛИ, второй и третьей схемами «И и двум группами схем «И, причем выходы второй схемы «И через первую группу схем «И, регистр и вторую группу схем «И, к вторым входам которой подключены выходы счетчика, а к третьим входам через дешифратор - выходы второго счетчика, соединены с входами схем «ИЛИ, выходы которых через третий триггер подключены, к входу второй схемы «И, соединенной, по второму входу с входом второго счетчика и через дешифратор, третий формирователь - с его выходом, при этом вход третьей .схемы. «И подключен: к выходу генератора, эталонных импульсов, ее выход- к второму входу счетчика, а второй вход ее через четвертый триггер соединен с входом второго счетчика и второй линией задержки, выход которой подключен к входам счетчика и к входу третьего триггера.The device contains 1 T input bus 1, triggers 2, 3, 4 and 5, impulse drivers “G, 7 and 8, delay lines 9 and 10, generator 11 reference pulses, schemes“ OR 12, 13 and 14, schemes “15, 16, 17, a register consisting of bits iSb 182, ..., 18, g with schemes And 9i, 192,., 19 ,,, transmitting a code from a counter with bits 20 ;, 202, ... , 20, schemes “And 21 212, - .., 21 and 21i, 212, ..., 21 ,; included between the outputs of the bits of the counter and register, the decoder 22 and the counter PULSE 23. The device operates as follows. Triggers 2 and 4, pulse formers 6 and 7, delay lines 9 and the OR 12 scheme are used to determine the absolute value of the deviation of the input signal period. The impulses of the input test sequence overturn trigger 2, the voltage drops at the outputs of which are formed in two pulse sequences by impulse generators 6 and 7. One of them enters the input of the OR 12 circuit directly, and the other through the delay line 9, the delay time of which is nominal period of the investigated signal. Therefore, the trigger 4 in a single state is for a time equal to the absolute value of the period deviation from the nominal value. The frequency deviation code is generated by a counter with bits 20i, 202, ..., 20p, to the input of which reference fill pulses from generator 11 are received through an AND 15 circuit. The rest of the device is used to compare the counter code with the register code in which it is fixed maximum period deviation up to a given point in time. The counter and register codes are compared as follows. After determining the period deviation code, trigger 3 is in the single state, since the pulses from the AND 15 circuit are also fed to the single input of the trigger 3 during the counting. Therefore, the pulses of the generator 11 through the AND 16 circuit pass to the input of the counter 23, the outputs the bits of which are connected to the descrambler 22. Descramblers 22, starting with the youngest bits, alternately selects all the “And 21i, 212, ..., 21" and 2b, 212, ..., 21l, the outputs of which are connected respectively to the circuits " OR 13 and 14. Schemes "And 212212, ..-, 2U and 2b, 212, ..., 21" give a signal when the values of the bits of the register and the counter do not match. In this case, the trigger 5 is set to one when the unit selected for decoder 22 is one, the register is zero, and the zero state is in the opposite case. After iterating through all the bits, pulse shaper 8 is triggered, which, in the one state of trigger 5 (this corresponds to the counter code, is larger than the register code), transfers the counter code to the register. The same pulse of the driver 8 sets the counter 23 and the trigger 3 to the initial states and, delayed by the delay line 10, sets the zero bits 20 H 200, ..., 20 „of the main counter. This ends one measurement cycle, and in the next input period, the device operates in the same way. Appliance of the invention A device for measuring the frequency deviation from the nominal value, comprising a pulse counter, an AND circuit, a reference pulse generator, an OR circuit, a delay line, two pulse makers, a decoder, and two triggers, characterized in that frequency for the measurement time, it is provided with a register, a second counter, a second delay line, a third pulse shaper, a third and fourth trigger, two OR circuits, a second and a third AND circuit, and two groups hem "And, and the outputs of the second circuit" And through the first group of circuits "And, the register and the second group of circuits" And, to the second inputs of which are connected the outputs of the counter, and to the third inputs through the decoder - the outputs of the second counter, are connected to the inputs of the circuits "OR the outputs of which are connected via the third trigger to the input of the second circuit “And connected via the second input to the input of the second counter and through the decoder, the third driver to its output, with the input of the third circuit. “And connected: to the output of the generator, reference pulses, its output to the second input of the counter, and its second input through the fourth trigger is connected to the input of the second counter and the second delay line, the output of which is connected to the inputs of the counter and to the third trigger input.