Claims (2)
Изобретение относитс к импульсной технике, Известен селектор импульсов по частоте следовани , содержащий элемент НЕ, триггер, первьш вход которого соединен с входом одного элемента И-НЕ, выход подключен ко второму входу элемента И-НЕ, а второй вход соединен с выходом второго элемента РЬНЕ, диод, конденсатор, причем вход элемента НЕ соединен с первым входом триггера, а его выход соединен с входом второго элемента И-НЕ, выход кото рого подключен ко входу первого элемента И-НЕ l. Однако данш-П1 селектор не обеспечивает достаточной надежности. Наиболее близким по технической сущности к предлагаемому вл етс селектор импульсов,,в котором входна шина соединена с суммир5 нщим входом первого счетчика импульсов и S-входом RS-Jpиггepa, едикичньй выход которого подан на второй вход первого элемента И и через первьш элемент задержки на первый вход первой схемы совпадени логического элемента ЗИ-ИЛИ, BTOpofi вход которой соединен с первым входом третьей схемы совпадени этого элемента , со входом третьего элемента задержки и с нулевым выходом триггера К-го разр да первого счетчика импульсов , второй вход третьей схемы совпадени логического элемента ЗИ-ИЛИ соединен с выходом третьего элемента задержки, единичньш выход триггера К-го разр да первого счетчика импульсов непосредственно и через второй элемент задержки подан на входы второй схемы совпадени логического элемента ЗИ-ИЛН, выход которого через формирователь импульса подключен ко входу четвертого элемента задержки и ко вторым входам выходных элементов И, на первьи вход первого элемента И подан выход генератора опорных импульсов, выход первого элемента И соединен с сум 38 мируюцим входом второго счетчика импульсов , выходы которого подключены ко входам второго дешифратора, выход которого соединены с первыми входами соответствующих выходных элементов И, на третий вход каждого из которых подан соответствунлдий выход первого дешифратора, входы которого соединены с выходами первого счетчика импульсов , выход четвертого элемента задержки подключен на входы сброса пер вого и второго счетчиков импульсов и на R-вход триггера . Недостатком данного селектора вл етс зависимость выходного сигнала от изменени параметров селектируемых импульсов. Цель изобретени - уменьшение зависимости выходного сигнала от изменени параметров селектируемых им- пульсов. Поставленна цель достигаетс тем что в селекторе импульсов по частоте следовани , содерзхащем первый счетчи импульсов, суммируюпщй вход которого соединен со входной шиной, а выходы подключены ко второму и последующим входам дешифратора, второй счетчик импульсов, суммирующий вход которого подключен к выходу элемента И, а сбр совьш вход соединен со сбросовым входом первого счетчика импульсов и подключен через элемент задержки к первому входу дешифратора и выходу Формировател импульсов, генератор импульсов, выход которого соединен с одним входом элемента И, и блок выходных элементов И, выход второго счетчика импульсов соединен со входом формировател импульсов, выходы дешифратора подключены соответственно ко второму входу элемента И, выхо , ным шинам и первым входам элементов И блока вькодных элементов И, вторые входы которых соединены с единичными выходами разр дов первого счетчика импульсов. На чертеже приведена структурна электрическа схема предлагаемого селектора. Селектор содерхшт счетчики 1 и 2 импульсов, дешифратор 3, блок 4 вькодных элементов Н, генератор 5 импульсов, элемент6 Н, формирователь 7 импульсов, элемент 8 задержки . Входной сигнал подан на входную шину 9, выходные сигналы сгшмаютс с вьгходш.пс uttiH 10-14. Принплп работы селектора заключаетс в следующем. Первый импульс поступившей на входную ишну 9 серии импульсов попадает на вход счетчика 1 и переводит его первый разр д в единичное состо ние . На первом выходе дешифратора 3, дешифрирук дем нулевое положение счетчика 1, исчезает сигнал и oтkpываетс элемент 6 Н, импульсы генератора 5 начинают поступать на вход счетчика 2. Начинаетс отсчет установленного отрезка времени, прин того за единицу времени в устройстве. В течение этого времени счетчик 1 фиксирует все поступанщие на его вход импульсы. По истечении единицы времени счетчик 2 заполн етс и на его выходе по вл етс импульс, которьш формирователем 7 формируетс по длительности и поступает на вход элемента 8 задержки и на вход дегчифратора 3. В депшфраторе 3 этот импульс поступает на схемы, дешифрирующие соответственно поло:5:ени счетчика 1, если количество заЛиксированных в нем импульсов мепы1е установленного , положение счетчика 1, если коли- чество зафиксированных в нем импульсов больше установленного и положение счетчика 1, если количество зафиксированных в нем импульсов находитс в заданных пределах. Следовательно, если количество импульсов, зафиксированных в счетчике 1 за единицу времени, находитс в заданных пределах, то на четвертом выходе дешифратора 3 по вл етс импульс, поступающий на первые входы элементов И блока 4 и на выходных шинах 12-14 выдаетс двоичньш код количества импульсов, поступающих на вход устройства за единицу времени , т.е. частота импульсов серии. Если количество импульсов, зафиксированных в счетчике 1 за единицу времени , меньше или больше установленных пределов селекции, то при поступлении импульса с выхода формировател 7 на вход дешифратора 3 импульс по вл етс на втором или третьем выходе дешифратора 3 и соответственно на выходной шине 10 -или выходной шине 11, свидетельству О приеме серии, частота импульсов которой не находитс в заданных пределах. Через врем Тзо необходимое дл четкой выдачи кода или импульса с выхода элемента 8 задержки, импульс поступает на входы сброса счетчиков 1 и 2, и сбрасывает их в нулевое положение . Устройство готово к приему следующей серии. Формула изобретени Селектор импульсов по частоте сле довани , содержащий первый счетчик импульсов, суммирующий вход которого . соединен со входной шиной, а выходы подключены ко второму и последующим входам дешифратора, второй счетчик импульсов, суммирующий вход которого подключен к выходу элемента И, а сбросовый вход соединен со сбросовым входом первого счетчика импульсов и подключен через элемент задержки к первому входу дешифратора и выходу формировател импульсов, генератор импульсов, выход которого соединен с 4 одним входом элемента И, и блок выходньЬс элементов И, отличающийс тем, что, с целью уменьшени зависимости выходного сигнала от параметров селектируемых импульсов , выход второго счетчика импульсов соединен со входом формировател импульсов , выходы дешифратора подключены соответственно ко второму входу элемента И, выходным шинам и первым входам элементов И блока выходных элементов И, вторые входы которых соединены с единичными выходами разр цов первого счетчика импульсов. Источники информации, прин тые во внима1ше при экспертизе 1.Авторское свидетельство СССР № 637955, кл. Н 03 К 5/18, 01.07.77. The invention relates to a pulse technique. A pulse selector with respect to the following frequency is known, which contains the element NOT, a trigger, the first input of which is connected to the input of one AND-NOT element, the output connected to the second input of the AND-NOT element, and the second input connected to the output of the second element PbHE , diode, capacitor, and the input element is NOT connected to the first input of the trigger, and its output is connected to the input of the second element AND-NOT, the output of which is connected to the input of the first element AND-NOT l. However, Dash-P1 selector does not provide sufficient reliability. The closest in technical essence to the present invention is a pulse selector, in which the input bus is connected to the total input of the first pulse counter and the S input RS-Jigger, the output of which is fed to the second input of the first And element and through the first delay element to the first the input of the first coincidence circuit of the logical element ZI-OR, BTOpofi whose input is connected to the first input of the third coincidence circuit of this element, to the input of the third delay element and to the zero output of the K-th bit trigger of the first counter pulse , the second input of the third coincidence circuit of the ZI-OR logic element is connected to the output of the third delay element, the single output of the K-th bit trigger of the first pulse counter directly and through the second delay element is fed to the inputs of the second coincidence circuit of the ZI-ILN logic element, the output of which the pulse shaper is connected to the input of the fourth delay element and to the second inputs of the output elements And, the first input of the first element And the output of the generator of the reference pulses, the output of the first element And the connection The second pulse counter, whose outputs are connected to the inputs of the second decoder, whose output is connected to the first inputs of the corresponding output elements I, is connected to the third input of each of which is connected to the outputs of the first pulse counter, the output of the fourth delay element is connected to the reset inputs of the first and second pulse counters and to the R input of the trigger. The disadvantage of this selector is the dependence of the output signal on changes in the parameters of selectable pulses. The purpose of the invention is to reduce the dependence of the output signal on changes in the parameters of selectable pulses. The goal is achieved by the fact that in the pulse selector by the following frequency, containing the first pulse count, the summing input of which is connected to the input bus, and the outputs are connected to the second and subsequent inputs of the decoder, the second pulse counter, the summing input of which is connected to the output of the I element, and the The current input is connected to the fault input of the first pulse counter and is connected through a delay element to the first input of the decoder and the output of the pulse former, the pulse generator, the output of which is connected to one The input of the element And, and the block of output elements And, the output of the second pulse counter is connected to the input of the pulse former, the outputs of the decoder are connected respectively to the second input of the element And, the output bus and the first inputs of the elements And the block of decoder elements And, the second inputs of which are connected to single outputs of bits of the first pulse counter. The drawing shows a structural electrical circuit of the proposed selector. The selector contains counters 1 and 2 pulses, a decoder 3, a block 4 of V-code elements H, a generator of 5 pulses, an element 6 N, a driver of 7 pulses, an element 8 of delay. The input signal is fed to the input bus 9, the output signals are compressed from the output of the uttiH 10-14. The prince selector operation is as follows. The first impulse received on the input ishnu 9 series of pulses enters the input of the counter 1 and translates its first discharge in one state. At the first output of the decoder 3, deciphering the zero position of counter 1, the signal disappears and element 6 N opens, the pulses of generator 5 begin to arrive at the input of counter 2. The countdown of the set length of time taken per unit of time in the device begins. During this time, counter 1 records all pulses arriving at its input. After a unit of time has elapsed, the counter 2 is filled and at its output a pulse appears, which shaper 7 is formed in duration and arrives at the input of delay element 8 and at the input of deactivator 3. In deprafrater 3 this pulse arrives at the schemes that interpret the polo respectively: 5 : Counter 1, if the number of pulses installed on it is fixed, the position of counter 1, if the number of pulses fixed in it is greater than the set one, and the position of counter 1, if the number of pulses fixed in it The is within the prescribed limits. Consequently, if the number of pulses fixed in counter 1 per unit of time is within the specified limits, then at the fourth output of the decoder 3 a pulse appears that arrives at the first inputs of elements AND of block 4 and output pulses 12-14 are output. arriving at the device input per unit of time, i.e. pulse frequency series. If the number of pulses recorded in counter 1 per unit of time is less or more than the established selection limits, when a pulse arrives from the output of the former 7 to the input of the decoder 3, the pulse appears at the second or third output of the decoder 3 and, accordingly, at the output bus 10 -or output bus 11, a certificate indicating reception of a series whose pulse frequency is not within the prescribed limits. After time Tzo necessary for a clear issuance of a code or pulse from the output of the delay element 8, the pulse arrives at the reset inputs of counters 1 and 2, and resets them to the zero position. The device is ready to receive the next series. Claims of the Invention Pulse Selector by Trace Frequency, containing the first pulse counter, the summing input of which. connected to the input bus, and the outputs are connected to the second and subsequent inputs of the decoder, the second pulse counter, the summing input of which is connected to the output of the element I, and the fault input connected to the reset input of the first pulse counter and connected through the delay element to the first input of the decoder and the output of the transducer pulses, a pulse generator, the output of which is connected to 4 one input of an AND element, and a block of AND output elements, characterized in that, in order to reduce the dependence of the output signal on the parameters of the pulses, the output of the second pulse counter is connected to the input of the pulse former, the outputs of the decoder are connected respectively to the second input of the element I, the output buses and the first inputs of the elements And the block of output elements And, the second inputs of which are connected to the unit outputs of the counters of the first pulse counter. Sources of information taken into consideration during the examination 1. USSR author's certificate No. 637955, cl. H 03 K 5/18, 01.07.77.
2.Авторское свидетельство СССР по за вке № 2561523/18-21, кл. Н 03 К 5/18, 30.12.77.(прототип)2. USSR author's certificate for application no. 2561523 / 18-21, cl. H 03 K 5/18, 30.12.77. (Prototype)