SU467347A1 - Arithmetic unit - Google Patents
Arithmetic unitInfo
- Publication number
- SU467347A1 SU467347A1 SU1862613A SU1862613A SU467347A1 SU 467347 A1 SU467347 A1 SU 467347A1 SU 1862613 A SU1862613 A SU 1862613A SU 1862613 A SU1862613 A SU 1862613A SU 467347 A1 SU467347 A1 SU 467347A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- decoder
- input
- register
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
сравнени подключены ко входам схемы совпадени 3; устройство делени , состо щее из счетчи-ка 4 с управл емым коэффициентОМ пересчета, вход которого подключен к выходу схемы 3 и ко входу дешифратора 5 масштабного коэффициента, второй вход которого подключен к выходу счетчика 4, а выход - к третьему входу регистра 1; устройство алгебраического сложени , включаюшее дешифратор записи 6, нервый вход которого подключен к выходу счетчика 4, а второй вход - к выходу регистра 1, выходы дешифратора 6 подключены ко входам реверсивного счетчикаcomparisons are connected to the inputs of a match 3; a dividing device consisting of a counter 4 with a controlled conversion factor, the input of which is connected to the output of circuit 3 and to the input of the decoder 5 of the scale factor, the second input of which is connected to the output of counter 4, and the output to the third input of register 1; an algebraic adding device that includes a write decoder 6, the nerve input of which is connected to the output of counter 4, and the second input to the output of register 1, the outputs of the decoder 6 are connected to the inputs of the reversible counter
7мантиссы суммы.7 mantissa amount.
Функционирование арифметического устройства происходит следующим образом.The functioning of the arithmetic unit is as follows.
Значени мантисс сомножителей поступают на схемы сравнени 2, на вторые входы которых синхронно подаютс значени равноверо тных двоичных чисел. На выходах схем сравнени 2 будут по вл тьс сигналы только при выполнении неравенства , где т - значение мантиссы сомножител ; М - равноверо тно веро тные двоичные числа. Сигналы со схем 2 поступают на схему совпадени 3.The values of the mantissas of the factors are fed to the comparison circuit 2, the second inputs of which are synchronously fed to the values of equal binary numbers. At the outputs of the comparison circuit 2, signals will appear only when the inequality is fulfilled, where m is the value of the mantissa of the factor; M - equally probable binary numbers. The signals from circuits 2 arrive at the coincidence circuit 3.
8это же врем пор дки сомножителей поступают на регистр 1 сложени пор дков. Таким образом производитс перемножение двух чисел , представленных в форме с плавающей зап той.At the same time, the orders of the factors are fed to the add-on register 1. Thus, the multiplication of two numbers represented in the floating-point form is performed.
Счетчик 4 позвол ет производить деление мантиссы, представленной в число-импульсном коде, по принципу делени частоты на величину, равную коэффициенту пересчета счетчика 4.Counter 4 allows the mantissa, represented in the pulse code, to be divided according to the principle of frequency division by an amount equal to the conversion factor of counter 4.
Дешифратор 5 масштабного коэффициента используетс при делении чисел на дробь {при этом число делитс на числитель и умножаетс на знаменатель дроби, напримерThe scale factor decoder 5 is used when dividing numbers by fractions {wherein the number is divided by the numerator and multiplied by the denominator of the fraction, for example
от. 100 from. 100
1011 1011 1001011 1011 100
Дешифратор 5 добавл ет в пор док частного , который равен пор дку произведени и находитс в регистре 1, величину, равную знаменателю дроби.The decoder 5 adds to the private order, which is equal to the order of the product and is in register 1, a value equal to the denominator of the fraction.
Дешифратор записи 6 позвол ет заносить число в реверсивный счетчик 7 мантиссы суммы в тот или иной разр д в зависимости от величины пор дка регистра 1, тем самым ускор процесс счета.Decoder record 6 allows you to put the number in the reversible counter 7 of the sum mantissa in one way or another, depending on the size of the register 1 order, thereby speeding up the counting process.
Счетчик 7 выполн ет операцию сложени или вычитани в зависимости от величины знаковых разр дов мантисс.Counter 7 performs an addition or subtraction operation depending on the magnitude of the sign bits of the mantis.
Предмет изобретени Subject invention
Арифметическое устройство, содержащее схемы сравнени , счетчик мантиссы и счетчик с управл ющим коэффициентом пересчета, отличающеес тем, что, с целью расширени функциональных возмол ностей, повышени быстродействи и упрощени устройства , в него введены регистр пор дков, дешифратор записи, дешифратор масштабного коэфф циента и схема совпадени , причем первые и вторые входы регистра пор дков и схем сравнени соединены с соответствующими входами арифметического устройства, выходы схем сравнени соеди-нены со входамиAn arithmetic unit containing comparison circuits, a mantissa counter and a counter with a control conversion factor, characterized in that, in order to expand the functional possibilities, improve speed and simplify the device, an order register, a write decoder, a scaling factor decoder and a matching circuit, with the first and second inputs of the register of orders and comparison circuits connected to the corresponding inputs of the arithmetic unit; the outputs of the comparison circuits are connected to the inputs
схемы совпадени , выход которой соединен с нервьш входом дешифратора масштабного коэффициента и входом счетчика с управл емым коэффициентом пересчета; второй вход дешифратора масштабного коэффициента соединен с выходом счетчика с управл емым коэффициентом пересчета и первым входом дешифратора записи, а его выход - с третьим входом регистра пор дков, выход регистра пор дков соединен со вторым входом дешифратора заеиСИ, выходы которого соединены с соответствующими входами счетчика мантиссы .a coincidence circuit, the output of which is connected to the neural input of a scaling factor decoder and a counter input with a controlled conversion factor; the second input of the scale factor decoder is connected to the output of the counter with a controlled conversion factor and the first input of the write decoder, and its output is connected to the third input of the order register, the output of the order register is connected to the second input of the decoder decoder whose outputs are connected to the corresponding inputs of the mantissa counter .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1862613A SU467347A1 (en) | 1972-12-25 | 1972-12-25 | Arithmetic unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1862613A SU467347A1 (en) | 1972-12-25 | 1972-12-25 | Arithmetic unit |
Publications (1)
Publication Number | Publication Date |
---|---|
SU467347A1 true SU467347A1 (en) | 1975-04-15 |
Family
ID=20536642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1862613A SU467347A1 (en) | 1972-12-25 | 1972-12-25 | Arithmetic unit |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU467347A1 (en) |
-
1972
- 1972-12-25 SU SU1862613A patent/SU467347A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU467347A1 (en) | Arithmetic unit | |
GB1196298A (en) | Electric Circuit for Performing the Operation 'Multiplication', Especially in Electronic Calculators | |
SU650072A1 (en) | Arithmetic device | |
GB1087455A (en) | Computing system | |
SU396689A1 (en) | DEVICE FOR FISSION | |
SU372700A1 (en) | ALL-UNION | |
SU679979A1 (en) | Apparatus for dividing pulse sequence frequency by improper fraction | |
SU432498A1 (en) | FREQUENCY-PULSE MULTIPLE-PERFORMANCE DEVICE | |
SU997034A1 (en) | Device for computing square root from the sum of squares of two numbers | |
SU815726A1 (en) | Digital integrator | |
SU386403A1 (en) | ALL-UNION | |
SU631919A1 (en) | Arrangement for multiplication of n-digit numbers represented by series code | |
SU962971A1 (en) | Function generator | |
SU416840A1 (en) | ||
SU1034175A1 (en) | Code/frequency converter | |
SU553614A1 (en) | Multiplying-dividing device | |
SU568051A1 (en) | Device for raising to the second power | |
SU491948A1 (en) | Arithmetic unit | |
SU627572A1 (en) | Frequency multiplier | |
SU826341A1 (en) | Multiplier | |
SU435521A1 (en) | ||
SU849206A2 (en) | Arithmetic device | |
SU424144A1 (en) | DIFFERENTIATING DEVICE | |
SU547766A1 (en) | Dividing device | |
SU999043A1 (en) | Multiplication device |