SU455373A1 - Устройство динамической пам ти с фазоимпульным представлением информации - Google Patents

Устройство динамической пам ти с фазоимпульным представлением информации

Info

Publication number
SU455373A1
SU455373A1 SU1411479A SU1411479A SU455373A1 SU 455373 A1 SU455373 A1 SU 455373A1 SU 1411479 A SU1411479 A SU 1411479A SU 1411479 A SU1411479 A SU 1411479A SU 455373 A1 SU455373 A1 SU 455373A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
signal
dynamic memory
clock
memory device
Prior art date
Application number
SU1411479A
Other languages
English (en)
Inventor
Виталий Майсеевич Голованевский
Семен Абрамович Коган
Константин Николаевич Новиков
Леонид Иосифович Тильман
Original Assignee
Головное Проектно-Конструкторское Бюро По Конвейеростроению
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Головное Проектно-Конструкторское Бюро По Конвейеростроению filed Critical Головное Проектно-Конструкторское Бюро По Конвейеростроению
Priority to SU1411479A priority Critical patent/SU455373A1/ru
Application granted granted Critical
Publication of SU455373A1 publication Critical patent/SU455373A1/ru

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

1
И.зобретение относитс  к области автоматики и вычислительной техники. В частности, оно может быть применено в схемах управлени  установками иепрерывного транспорта.
Известны устройства динамической пам ти, построенные на трех или более элементах, например , феррит-транзисторных и работающие под воздействием тактовых имиульсов. Они имеют два устойчивых состо ни , различающиес  генерацией или отсутствием геиерации сигнала на входе.
Дл  построени  динамической пам ти с двум  устойчивыми состо ии ми требуетс  ие менее трех элементов, а дл  получени  устройства с п устойчивыми состо ии ми - несколько соединенных в схему счетчика устройств дииадМической пам ти и дещифратор.
Цель изобретеии  - расширение функциональных возможностей устройства.
Это достигаетс  тем, что выходы всех эле .меитов объединены и соединены с вторыми считывающими входами каждого из элементов .
На фиг. 1 нредставлеиа фуикциональиа  схема иредлагаемого устройства, построенного на феррит-траизисторных элементах; на фиг. 2 - временна  диаграмма работы динамической пам ти, имеющей л 2 состо ни  (сигиалы на входах и выходах элементов обозначены затушоваииой линией, а иахождеиие
элемента в состо нии «1, подготовки, - защтрихованной зоной).
Устройство на п состо ний работает под воздействием тактовых сигналов h, где ,2, 3, ..., 2п и означает пор док сигналов t в тактовом цикле.
Дииамическа  пам ть построена на ферриттранзисторных элементах 1, 2, ..., п - по одному элементу на каждое состо ние.
Первые входы 3, 4, ..., k считывани  элементов 1-п соединены с шинами тактовых сигналов ti; /3 ,.-., (2rt-I), а первые входы 5, 6, ..., q записи этих элементов - с шииами тактовых сигналов /о, и, , i24,
Выходы 7, 8, ..., т элемеитов 1-п объединены в щину 9, котора  соединена с вторыми входами счнтываии  10, 11, ..., г элементов 1-п, а их вторые входы .12, 13, ..., р записи - с шинами 14, 15, ..., ш переключающих сигналов.
Каждое состо ние динамической пам ти отличаетс  фазой имнульсов выходны.ч сигналов.
Работает предлагаемое устройство следующнм образом.
Когда устройство находитс  в состо нии «О, то к моменту нрихода тактового сигнала /, все элементы нодготовлеиы и нод воздействием снгнала i, элемент / срабатывает. Сигнал с его выхода 7 поступает по шине 9 на считывающие входы других элемеитов и вызы0 вает их срабатывание. Таким образом, все элементы срабатывают в такте ti.
Затем тактовый импульс /2, проход щий на вход 5, подготавливает элемент ,/, а тактовый импульс /3, поступающий на вход 4 считывани  элемента 2, считывает его. Однако элемент 2 не срабатывает, так как он подготавливаетс  только тактовым сигналом f, который подаетс  на его вход 6 подготовки. Аналогично работают и другие элементы. Так, элемент п считываетс  сигналом (211-1) и только затем подготавливаетс  сигналом t{2n}. В момент прихода тактового импульса ti следующего тактового цикла подготавливаютс  элементы 1- . Под воздействием сигнала ti элемент 1 срабатывает и по шине & приводит в действие остальные элементы 2-п. Затем тактовый сигнал /г вновь нодготавливает элемент J.
Дл  нереключени  устройства из состо ни  «О в состо ние «1 необходимо подать сигнал по шние /5 на вход|/ 5 элемента 2. Причем этот сигнал должен быть подан после такта ь но до такта /3, например, в такте tz. Тогда в такте (2 вместе с элементом / оказываетс  подготовленным также элемент 2, который срабатывает под воздействием сигнала 4, ноступающего на его вход 4 считывани . При этом элемент 2 по шине 9 считывает остальные элементы, те из них, которые подготовлены (в частностн, элемент /), приход т в действие.
Далее тактовый сигнал (4 подготавливает элемент 2, а другие тактовые сигналы - остальные элементы, причем перед подготовкой эти элементы считываютс  предшествующими тактовыми сигналами. Так элемент п считываетс  сигналом 211-1), а затем подготавливаетс  сигналом элемент / считываетс  тактом /1 и подготавливаетс  тактом t. Таким образом , к моменту прихода сигнала /з все элементы 1-п оказываютс  нодготовленны.и. Сигнал 3 вызывает срабатывание элемента 2, а его выходной сигнал -срабатывание остальиых элементов. Динамическа  пам ть переключаетс  на устойчивую генерацию сигналов в такте 4.
Аналогично пам ть переводитс  в любое другое состо ние, причем новое состо ние пам ти определ етс  только переключающим сигналом и не зависит от предыдущего состо ни .
Устройство может быть применено как «-стабильное устройство пам ти, как «-канальный коммутатор тактовых сигналов.
При использовании дл  построени  устройстства иотенциальных элементов пам ти, нанример , статических триггерных элементов, динамические выходные сигналы различаютс  тактом одного из фронтов, а также длительностью сигналов при посто нном периоде их следовани . В этом случае устройство может служить нреобразователем цифровой фазоимпульснон информации в аналоговую широтно-нмпульсНУЮ .
Предмет изобретени 
Устройство динамической пам ти с фазоимпульсным представлением ииформации, содержащее п запоминающих элементов, например, импульсных, первые считывающие и подготавливающие входы каждого из которых соединены с тактовыми щинами и, где j-l, 2,..., 2п и означает пор док такта в тактовом цикле, отличающеес  тем, что, с целью расщирени  функциональных возмон ностей устройства, выходы всех элементов объединены и соединены с вторыми считывающими входами каждого из элементов.
if2-n-). I
W
SU1411479A 1970-03-05 1970-03-05 Устройство динамической пам ти с фазоимпульным представлением информации SU455373A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1411479A SU455373A1 (ru) 1970-03-05 1970-03-05 Устройство динамической пам ти с фазоимпульным представлением информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1411479A SU455373A1 (ru) 1970-03-05 1970-03-05 Устройство динамической пам ти с фазоимпульным представлением информации

Publications (1)

Publication Number Publication Date
SU455373A1 true SU455373A1 (ru) 1974-12-30

Family

ID=20450578

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1411479A SU455373A1 (ru) 1970-03-05 1970-03-05 Устройство динамической пам ти с фазоимпульным представлением информации

Country Status (1)

Country Link
SU (1) SU455373A1 (ru)

Similar Documents

Publication Publication Date Title
JPS6257191A (ja) デイジタル信号遅延用回路装置
SU455373A1 (ru) Устройство динамической пам ти с фазоимпульным представлением информации
RU2210132C1 (ru) Частотно-фазовое реле
RU2224323C1 (ru) Дифференциально-фазное реле
RU2224321C1 (ru) Реле синхронизации
SU418978A1 (ru)
JP2703394B2 (ja) 回転磁気ヘッド装置
JPS61243527A (ja) ビツトバツフア回路
SU917172A1 (ru) Цифровой измеритель временных интервалов
SU684552A1 (ru) Цифровой функциональный преобразователь
JPS5963821A (ja) トランジシヨンデイテクタ回路
JPS6348989Y2 (ru)
JPS6030879Y2 (ja) 前置波形記憶装置
SU504291A1 (ru) Цифровой фазовый компаратор
JPH0430813Y2 (ru)
SU1022217A1 (ru) Блок управлени дл доменного запоминающего устройства
SU443467A1 (ru) Многоканальный генератор импульсов
SU475662A1 (ru) Устройство дл записи информации
JPS625722Y2 (ru)
SU800990A1 (ru) Устройство дл определени МАКСиМАльНОгО чиСлА из Р дА чиСЕл
SU488254A1 (ru) Устройство дл считывани информации
SU1183956A1 (ru) Устройство дл сортировки информации
SU1297226A1 (ru) Преобразователь переменного напр жени в код
SU741321A1 (ru) Посто нное запоминающее устройство
SU930685A1 (ru) Счетное устройство