SU436349A1

SU436349A1 -

Info

Publication number: SU436349A1
Application number: SU1709276A
Authority: SU
Original assignee: Г. М. Петров, С. М. Барабошкин , А. Л. Зайцев; Ордена Трудового Красного Знамени институт радиотехники , электроники СССР
Priority date: 1971-10-28
Filing date: 1971-10-28
Publication date: 1974-07-15

Description

(54) ГЕНЕРАТОР АРИФМЕТИЧЕСКИХ ПРОГРЕССИЙ(54) GENERATOR OF ARITHMETIC PROGRESSIONS

формировани пары л-ортогональных импульсных последовательностей, состо щую из логических элементов «И 2i-2s, и сборок 29, 2io, переключатели 3, 4, 5, 6 дл набора в двоичном коде первого члена и разности прогрессии и установки ее знака, реверсивный счетчик 7 и регистр 8 на триггерах, второй л-разр дный делитель 9 числа импульсов на триггерах со схемами «И переноса и схему «ИЛИ 10.forming a pair of l-orthogonal pulse sequences, consisting of logic elements "And 2i-2s, and assemblies 29, 2io, switches 3, 4, 5, 6 for dialing the first member in binary code and the difference of progression and setting its sign, reversible counter 7 and register 8 on triggers, the second l-bit divider 9 the number of pulses on triggers with AND transfer schemes and OR 10 scheme.

На фиг. 2а показана входна последовательность пр моугольных импульсов; на фиг. 26- 2г показаны формы напр лсений на входах триггеров делител 1; на фиг. 2д показаны синхронизирующие имнульсы. на выходе триггерного делител 1, частота которых в 2 раза меньще входной; на фиг. 2е-2и показаны импульсные последовательности на входах схем «И 2i-24 соответственно, при подключении подвижных контактов переключател 3 на щину «1.FIG. 2a shows the input sequence of rectangular pulses; in fig. 26-2g shows the shape of the voltage at the inputs of the trigger of the splitter 1; in fig. 2D shows synchronizing impulses. at the output of the trigger divider 1, whose frequency is 2 times less than the input; in fig. 2e-2i show the pulse sequences at the inputs of the “AND 2i-24” circuits, respectively, when the moving contacts of the switch 3 are connected to the “1” terminal.

Предложенный генератор арифметических прогрессий работает следующим образом.The proposed generator of arithmetic progressions works as follows.

Рассматриваетс формирование прогрессии, первый член которой равен нулю, а разность г - трем. Дл л 4 эта прогресси генерируетс в течение щести тактов и имеет вид О, 3, 6, 9, 12, 15. На реверсивный счетчик подаетс последовательность из трех импульсов (фиг. 2к), а форма выходной последовательности показана на фиг. 2л.The formation of a progression is considered, the first member of which is zero and the difference r is three. For 4, this progress is generated during the clock cycle and has the form O, 3, 6, 9, 12, 15. A three-pulse sequence is applied to the reversible counter (Fig. 2k), and the form of the output sequence is shown in FIG. 2l.

Если необходимо генерировать прогрессии, разности которых., пр абсолютной величине меньше единицы, то частота переключени реверсивного счетчика должна быть ниже тактовой . Деление этой частоты производитс делителем 9, коэффициент делени которого выбираетс равным 2. Дл определенности примем , что переключатель 3 находитс в состо нии «1000, т. е. открыта только схема 2i. На выходе сборки 2д в этом случае будет последовательность , показанна на фиг. 2е. Как было указано, коэффициент делени делител 9 равен 2 (в нащем случае 16), поэтому на его выход будет проходить лишь каждый 16-й импульс последовательности. Состо ние счетчика 7 изменитс лищь в конце второго такта и только на единицу, и это изменение передастс в регистр 8 вторым синхроимпульсом. Следовательно , количество импульсов в выходной последовательности будет мен тьс каждый второй такт на единицу и эта последовательность будет иметь вид: UQ, UQ, ао+1, o-f 1, ао+2, ао+2, .... Средн разность такой последовательности меньще единицы и в нащем случае равна 0,5. В общем случае, наибольщее значение разности г, меньще единицы , равно ()/2(1-2-), а наименьщее значение разности равно 2.If it is necessary to generate progresses, the differences of which, the absolute value is less than one, then the switching frequency of the reversible counter must be lower than the clock one. The division of this frequency is made by divider 9, the division factor of which is chosen equal to 2. For definiteness, we assume that switch 3 is in the state "1000, i.e., only circuit 2i is open. At the output of assembly 2d in this case there will be a sequence shown in FIG. 2nd. As mentioned, the division factor of divider 9 is 2 (in our case, 16), so only every 16th pulse of the sequence will pass to its output. The state of counter 7 will change only at the end of the second clock and only by one, and this change will be transmitted to register 8 by the second clock pulse. Consequently, the number of pulses in the output sequence will change every second cycle by one and this sequence will look like: UQ, UQ, ao + 1, of 1, ao + 2, ao + 2, .... The average difference of such a sequence is less units and in our case equal to 0.5. In the general case, the highest value of the difference g, less than one, is equal to () / 2 (1-2), and the smallest value of the difference is equal to 2.

Устройство может быть использовано дл получени кратных прогрессий, в которых всеThe device can be used to obtain multiple progressions in which all

члены п разность в / раз больще соответствующих членов и разности исходной прогрессии. Это достигаетс увеличением в / раз длительности такта. В этом случае в цень, соедин ющую выход элемента 10 с вентил ми регистра,members n the difference in / times more than the corresponding members and the difference of the initial progression. This is achieved by increasing the V / times tact time. In this case, the value connecting the output of element 10 to register gates,

вводитс делитель частоты следовани синхроимпульсов с требуемым коэффициентом делени /.A clock frequency divider is introduced with the required division factor.

Предмет изобретени Subject invention

Генератор арифметических прогрессий, содержащий п-разр дный делитель числа импульсов на триггерах, выходы которых и выходы схем «И переноса св заны с двум изThe generator of arithmetic progressions, containing an n-bit divisor of the number of pulses on triggers, the outputs of which and the outputs of the "And transfer" circuits are associated with two of

входов соответствующих пар схем «И схемы формировани ортогональных импульсных последовательностей , выходы всех первых схем «И каждого из разр дов св заны через первую сборку с выходной щиной устройства,the inputs of the corresponding pairs of circuits "AND the formation schemes of the orthogonal pulse sequences, the outputs of all the first circuits" and each of the bits are connected through the first assembly to the output thickness of the device,

третьи входы вторых из этих схем «И св заны с подвижными контактами первого переключател , одни из неподвижных контактов которого подключены к щине логического нул , а другие - к щине логической единицы,the third inputs of the second of these circuits are “And connected to the moving contacts of the first switch, one of the fixed contacts of which is connected to the logic zero bar, and the others to the logic unit bar,

выходы всех вторых схем «И каждого из разр дов св заны со входами второй сборки, схему «ИЛИ, инвертор, переключатели, второй -разр дный делитель числа импульсов на триггерах, реверсивный счетчик на триггерах,the outputs of all the second circuits "AND of each of the bits are connected to the inputs of the second assembly, the OR circuit, the inverter, the switches, the second is the bit divider of the number of pulses on the triggers, a reversible counter on the triggers,

регистр на триггерах, входы каждого из разр дов которого св заны с выходами соответствующих разр дов реверсивного счетчика, отличающийс тем, что, с целью расщирени его функциональных возможностей, вa trigger register, the inputs of each of the bits of which are associated with the outputs of the corresponding bits of the reversible counter, characterized in that, in order to extend its functionality,

нем выход второй сборки св зан с одним из неподвижных контактов третьего переключател и через второй делитель числа импульсов - с другим подвил :ным контактом этого же переключател , подвижный контакт которого св зан через четвертый переключатель с соответствующими входами реверсивного счетчика , входы установки в нулевое и единичное состо ни каждого из разр дов которого через второй переключатель св заны с щинойThe output of the second assembly is connected to one of the fixed contacts of the third switch and through the second pulse number divider to another sub: the same contact of the same switch, the moving contact of which is connected via the fourth switch to the corresponding inputs of the reversing counter the states of each of the bits of which are connected via a second switch with a thickness

«сброс, а выход схемы «И переноса последнего разр да первого делител числа импульсов и выход инвертора, св занный входом с щиной «сброс через третью схему «ИЛИ, св заны с другими входами всех схем «И регистра на триггерах, выходы которых соединены с третьими входами первых схем «И указанных пар."Reset, and the output of the circuit" And transfer the last bit of the first splitter of the number of pulses and the output of the inverter connected to the input with a thickness of "reset via the third circuit" OR, are connected to other inputs of all circuits "AND register on triggers whose outputs are connected to the third inputs of the first circuits "And the specified pairs.

& &

л л A Al l a a

--f- f

ss

Jlл ллллл ллллшlnlшшшnлJmгlJlГl лллJll lllllllllllshshshnlJmglJlGlllll

-Jl Jl ЛЛLJl-Jl Л-JLJlJlЛl-ЛJ-Jl Jl LLLJl-Jl L-JLJlJlЛl-ЛJ

пP

лl

Л Jl Jl rI Л Jl-JlJOl JLЛLJl Л-JL Jl Jl rI L Jl-JlJOl JLLJJ L-J

пP

ЛL

ллл ллл Jггl Jmл J JUUlллллшlГlLll Lll Jygl Jml J JUUllllSll

JLJl

л.l

лl

ЛL

JLJl

ПP

2 2