Изобретение относитс к оЬласти цифровой вычислительной техники, а именно классу счетчика с произвольным пор дком счета, и может быть использовано в устройствах проверки быстродействующих многоразр дных цифровых блоков, например. Таких как логический анализатор или запоминающее устройство. Известен счетчик на основе регист ра сдвига, в котором пр мой и инверс ный выходы триггера последнего разр да соедин ютс с инверсным и пр мым информационными управл ющими входами первого разр да соответственно lj . Недостатком известного счетчика вл етс больща избыточность, т.е. он имеет относительно малое количество устойчивых состо ний при заданном числе разр дов. Наиболее близким по технической сущности к данному вл етс счетчик, содержащий шину синхронизации, шину сброса и N-разр дов, каждый разр д, кроме первого и последнего, содержит Т-триггер и D-триггер, первый и последний разр ды содержат по одному Т-триггеру, синхровходы всех D-триггеров и Т-триггера первого разр да соединены с шиной синхронизации, D-вход каждого D-триггера соединен с пр мым выходом Т-триггера своего разр да, шина сброса соединена с вх дами установки всех триггеров 2j. Недостатком известного устройств вл етс относительно низкое быстро действие. Цель изобретени - повышение быс . родействи . Поставленна цель достигаетс тем что в счетчик, содержащий шину синхронизации , шину сброса и N разр дов каждый разр д, кроме первого и после него, содержит Т-триггер и ti-триггер, первый и последний разр ды содержат по одному Т-триггеру, синхровходы всех D-триггеров и Т-триггера первого разр да соединены с шиной синхронизации , D-вход каждого D-триггера соединен с пр мым выходом Т-триггера своего разр да, шина сброса соединена с входами всех триггеров, в каждь разр д, кроме первого и последнего введен элемент И,первый вход которого соединен с инверсным выходом Dтриггера своего разр да, второй вход с пр мым выходом Т-триггера своего азр да, а выход - с Т-входом Т-триггера последующего разр да, синхровходы Т-триггеров всех разр дов, наина со второго, соединены с шиной синхронизации, пр мой выход Т-триггера первого разр да соединен с Т-вхоом Т-триггера второго разр да, Твход Т-триггера первого разр да соединен с шиной логической единицы. Т и D-триггеры выполнены на 1-Ктриггерах . На чертеже представлена схема счетчика . Устройство содержит Т-триггеры -1.1 - 1.N, D-триггеры 2.2 - 2.4. шину 3 синхронизации, шину 4 сброса, выходную шину 5.1-5.N разр да, щину 6логической единицы, элемент 7 И. Счетчик содержит в первом и последнем разр де один Т-триггер, а в остальных Т- и D-триггеры, С-входы которых соединены с шиной 3 синхронизации , а R-входы - с шиной 4 сброса , причем пр мые выходы Т-триггеров всех разр дов соединены с соответствук дими выходными шинами 5 разр дов, Т-вход триггера первого разр да соединен с шиной 6 логической единицы, а его пр мой вькод - с Т-входом триггера второго разр да, каждый разр д счетчика, кроме первого и последнего, содержит элемент 7И, первый вход которого соединен с инверсным выходом D-триггера разр да , второй вход - с пр мым вьгходом Т-триггера разр да, а выход - с Твходом Т-триггера последующего разр да , в каждом разр де, кроме первого и последнего, пр мой выход Т- триггера соединен с D-входом D-триггера этого же разр да, при этом Ти D-триггеры вьтолнены на ЗК-триггерах; Т-вход получаетс при 3 К, а D-вход получаетс при 3 К. Перед началом работы на R-входы триггеров по шине 4 приходит сигнал сброса нулевым уровнем, триггеры устанавливаютс в нулевое состо ние. Устройство работает следукнцим образом. По шине синхронизации 3 на С-входы триггеров приход т импульсы счета . На Т-вход 1ГК(Т) триггера первого разр да приходит уровень 1. ЗК(Т)-триггер первого разр да мен ет свое состо ние по концу каждого импульса синхронизации. Сигнал с пр мого выхода 7К(Т)-триггера первого разр да поступает на выход 5 разр да и на Т-К-входы trK(T)-триггера второго разр да. В моменты, когда уровень сигнала на и -К-входах 3 К (Т)-триггера второго разр да единичный, по концу импульса проТ1сходит переключение состо ни триггера. Сигнал с пр мого выхода .1К(Т)-триггера второго разр да с частотой в два раза ниже, чем на выходе первого разр да, поступает на выходную шину 5 второго разр да и на вход элемента 7 второго разр да . Сигналы с пр мого и инверсного выходов триггера поступают на (1-к)-входы 3K(D)-триггера второго разр да, а так как на С-входы fK(D)триггера второго разр да также поступают импульсы синхронизации, то он повтор ет состо ние 1ГК(Т)-триггера второго разр да с задержкой на один такт синхронизации. Сигнал с инверсного вькода ОК(D)-триггера 2 второго разр да .поступает на второй, вход элемента 7 второго разр да. На выходе элемента 7 второго разр да формируют сигналы, положительный фронт которых прив зан к положитель ному фронту сигнала на выходе ЗК(Т)триггера второго разр да, а длителькость равна одному такту синхронизации . Эти сигналы поступают на 0-Квход ЗК(Т)-триггера третьего разр да , разреша его переключение. В моменты, уровень на выходе эле мента 7 второго разр да единичен, по концу импульса синхронизации происходит переключение состо ни (Т)триггера третьего разр да. Сигнал с пр мого выхода ОК(Т)-триггера третье го разр да, имеющий частоту в два раза ниже, чем на выходе второго раз р да, и фронты, сдвинутые на одинС такт синхронизации относительно фронтов на выходе второго разр да, поступает на выход третьего разр да и на вход элемента 7 третьего разр д Сигналы с пр мого и инверсного вы ходов ЦК(Т)-триггера третьего разр да поступают на 1г-К(0)-вход соответственно ЗК(В)-триггера третьего разр да , при этом на его выходах повто р етс состо ние ЗК(Т)-триггера с задержкой на один такт синхронизации Сигнал с инверсного выхода 3K(D)триггера третьего разр да поступает. 394 на второй вход элемента 7 третьего разр да. На выходе элемента 7 третьего разр да формируютс сигналы единичного уровн , положительный фронт которых прив зан к положительному фронту сигналов на выходе ЗК(Т)-триггера третьего разр да, а длительность равна одному такту синхронизации, Этот сигнал поступает на (Т)-вход ЗК(Т)-триггера четвертого разр да, Работа четвертого и последующих разр дов происходит так же, как и третьего, В последнем разр де .IK(D)-триггер отсутствует, так как в нем не требуетс формировать сигнал разрешени переключени дл последующего разр да . Сигнал на выходной шине 5 каждого разр да предложенного счетчика имеет частоту в два раза ниже, чем на выходной шине 5 предыдущего разр да, а его фронты сдвинуты на один такт синхронизации относительно положительного фронта сигнала на выходной шине 5 предьщущего разр да. Код на выходах счетчика дл четырех разр дов привед в таблице. Технико-экономический эффект данного устройства св зан с большим быстродействием, так как в нем, как и в счетчиках на основе регистра сдвига, быстродействие определ етс только параметрами используемого счетного триггера и элемента И и не зависит от числа разр дов. Если же первые IK(Т)-триггеры выполнить , с двум tl-входами и двум К-входами, то элемент И становитс ненужным и быстродействие счетчика будет определ тьс только быстродействием используемых триггеров. Счетчикимеет регул рную структуру , т.е. можно выполнить первый последний разр д так же, как и стальные, с двум триггерами и элементом И (это на работу счетчика не повли ет). При этом из нескольих однотипных малоразр дных счетиков , например четьфехразр дньк, ожно построить без использовани ополнительных элементов счетчик с . юбым количеством разр дов и таким е быстродействием, как у калораз дного .The invention relates to the field of digital computing, namely, the class of the counter with an arbitrary order of counting, and can be used in devices for checking high-speed multi-digit digital blocks, for example. Such as a logic analyzer or storage device. A counter based on the shift register is known, in which the direct and inverse outputs of the last bit trigger are connected to the inverse and direct information control inputs of the first bit, respectively, lj. A disadvantage of the known counter is greater redundancy, i.e. it has a relatively small number of stable states for a given number of bits. The closest in technical essence to this is a counter containing a sync bus, a reset bus and N-bits, each bit except the first and last contains a T-flip-flop and a D-flip-flop, the first and last digits contain one T - trigger, the sync inputs of all D-flip-flops and T-flip-flop of the first bit are connected to the sync bus, the D-input of each D-flip-flop is connected to the direct output of the T-flip-flop of its bit, the reset bus is connected to the inputs of all of the 2j triggers. A disadvantage of the known devices is relatively low fast action. The purpose of the invention is an increase in speed. affinity. The goal is achieved by the fact that a counter containing a sync bus, a reset bus and N bits each bit, except for the first and after it, contains a T-trigger and a ti-trigger, the first and last bits each contain one T-trigger, the sync inputs all D-flip-flops and T-flip-flops of the first bit are connected to the sync bus, the D-input of each D-flip-flop is connected to the direct output of the T-flip-flop of its bit, the reset bus is connected to the inputs of all the flip-flops, every bit except the first and the last element is entered And, the first input is connected the inverse Dtrigger output of its discharge, the second input with the direct output of the T-flip-flop of its own power supply, and the output - with the T-input of the T-flip-flop of the subsequent discharge, synchronous inputs of T-flip-flops of all the bits, from the second, are connected to the synchronization bus , the direct output of the T-flip-flop of the first bit is connected to the T-in of the T-flip-flop of the second bit, the input of the T-flip-flop of the first bit is connected to the bus of the logical unit. T and D-triggers are made on 1-Crytriggers. The drawing shows a diagram of the counter. The device contains T-triggers -1.1 - 1.N, D-triggers 2.2 - 2.4. bus 3 synchronization, bus 4 reset, output bus 5.1-5.N bit, bus 6logical units, element 7 I. The counter contains in the first and last bits one T-trigger, and in the remaining T- and D-triggers, C - inputs of which are connected to the synchronization bus 3, and R inputs with a reset bus 4, and the T-flip-flop outputs of all bits are connected to the corresponding 5-digit output buses, the T-trigger input of the first discharge is connected to bus 6 logical unit, and its direct code - with the T-input of the second trigger, each bit of the counter, except the first and contains the element 7I, the first input of which is connected to the inverse output of the D-flip-flop, the second input - to the direct T-flip-flop trigger, and the output - to the T-flip-flop of the subsequent discharge, in each bit, except the first and the last, direct output of the T-flip-flop is connected to the D-input of the D-flip-flop of the same bit, while T and D-flip-flops are output on the ZK-flip-flops; The T input is obtained at 3 K, and the D input is obtained at 3 K. Before starting work, a zero reset signal arrives at the R inputs of the triggers on bus 4, the triggers are set to the zero state. The device works in the following way. On the synchronization bus 3, the C-inputs of the triggers receive counting pulses. The T-input of the 1GK (T) trigger of the first bit arrives at level 1. The ZK (T) trigger of the first bit changes its state at the end of each synchronization pulse. The signal from the direct output of the 7K (T) trigger of the first bit arrives at the output of the 5 digit and to the T – K inputs of the trK (T) trigger of the second bit. At the moments when the signal level at the –K inputs of the 3 K (T) trigger of the second discharge is unity, the trigger state switches over at the end of the pulse. The signal from the direct output of the .1K (T) trigger of the second discharge with a frequency of two times lower than the output of the first discharge enters the output bus 5 of the second discharge and the input of the second discharge element 7. The signals from the direct and inverse outputs of the trigger come to the (1-k) -inputs of the 3K (D) -trigger of the second discharge, and since the C-inputs fK (D) of the second discharge trigger also receive synchronization pulses, it repeats There is no second-state 1GK (T) trigger state with a delay of one clock cycle. The signal from the inverse code OK (D) -trigger 2 of the second bit enters the second, the input element 7 of the second bit. At the output of element 7 of the second bit, they form signals whose positive edge is attached to the positive edge of the signal at the output of the LC (T) trigger of the second bit, and the duration is equal to one synchronization cycle. These signals are sent to the 0-Quad ZK (T) trigger of the third bit, allowing its switching. At moments, the level at the output of the element 7 of the second bit is one; at the end of the synchronization pulse, the state (T) of the trigger of the third bit switches. The signal from the direct output of the OK (T) trigger of the third bit, having a frequency of two times lower than the output of the second time series, and the fronts shifted by one C time synchronization relative to the fronts at the output of the second discharge, goes to the third bit and the input element 7 of the third bit; Signals from the direct and inverse outputs of the CC (T) -trigger of the third bit are fed to the 1g-K (0) -input, respectively, the LC (B) -trigger of the third bit, with this at its outputs repeats the state of the RC (T) trigger with a delay of one clock synchronization. ersnogo output 3K (D) a third discharge trigger arrives. 394 to the second input of element 7 of the third bit. At the output of element 7 of the third bit, signals of a single level are formed, the positive edge of which is attached to the positive edge of the signals at the output of the LC (T) trigger of the third bit, and the duration is one clock cycle. This signal goes to the (T) input of the LC The (T) trigger of the fourth bit. The fourth and subsequent bits work in the same way as the third bit. In the last bit, the .IK (D) trigger is absent, as it does not need to generate a switch enable signal for the subsequent bit. . The signal on the output bus 5 of each bit of the proposed counter has a frequency two times lower than on the output bus 5 of the previous bit, and its edges are shifted by one synchronization clock relative to the positive edge of the signal on the output bus 5 of the previous bit. The code on the meter outputs for the four bits is given in the table. The technical and economic effect of this device is associated with high speed, since in it, as in the counters based on the shift register, speed is determined only by the parameters of the used counting trigger and the AND element and is independent of the number of bits. If the first IK (T) triggers are executed with two tl inputs and two K inputs, then the And element becomes unnecessary and the counter speed will be determined only by the speed of the triggers used. The counters have a regular structure, i.e. You can perform the first last discharge in the same way as the steel ones, with two triggers and an AND element (this will not affect the operation of the meter). In this case, of several similar small-sized counters, for example, a four-step counter, you can build a counter without using additional elements. With any number of bits and with such speed as that of kararaz.