SU407321A1 - УСТРОЙСТВО дл ВЕРОЯТНОСТНОГО ОПРЕДЕЛЕНИЯ ВРЕМЕННОГО СДВИГА - Google Patents

Description

1

Изобретение относитс  к области автоматики и измерительной техники.

Известно устройство дл  измерени  временного сдвига, содержандее ключи-нреобразователи , знаковый коррелометр, блок управлени  поиском экстремума с пам тью, блок управл емой задержки стробнровани  преобразователей .

Недостатком данного устройства  вл етс  наличие сложного блока управлени  поиском экстремума, коррел тора к значительное врем  измерени  сдвига за счет поиска экстремального значени  коррел нионной функции и подсчета числа импульсов совпадений.

Целью предлагаемого изобретени   вл етс  упрощение устройства и повышение быстродействи  его работы.

Сунгность изобретени  заключаетс  в том, чго в устройство введены сулмматор и вычитатель , блок задани  посто нной величины, блок пам ти и логический блок, причем выходы последнего св заны со входами управл емой линии задержки, а разделительные входы - с выходами блоков сравнени , вторые входы которых соединены с выходами сумматора и вычитател , раздельные входы послед,них соединены с выходами блока задани  и блока пам ти.

На чертелсе приведена схема предлагаемого устройства.

Входной сигиал Y(t), относительно которого определ етс  временной сдвиг сигнала

X(t - т), поступает на ключи-преобразователи 1 и 2. Эти ключи открываютс  сигиалом с выхода управл емой линии задержки 3, причем ключ 1 открываетс  с задержкой на врем  Дг; по сравнению с ключом 2. Сигнал

Y(t) через ключи 1 и 2 последовательно через врем  Д поступает на блоки сравнени  4, 5, где он сравниваетс  с сигналом X(t - т), сдвинутым во времени на величину т, увеличенным и уме 1ьп1енным на посто нную нелнчину 8о. Увеличение и уменыиение сигнала X(t - -т) осуществл етс  с номон ью сумматора и вычитател  6 и 7. Носто нна  ве.:1ичина формируетс  в виде сигнала блоком задани  8. Сигнал X(t - т) запоминаетс  с

помощью блока па.м ти 9 на врем , равное времени задержки, формируемой управл емой линией задержки 3. Результаты сравнени  с выходов блоков 4 и 5 в виде cooTBCTCTiiyioщих сигналов поступают па логический блок

10, который подает сигнал, равный положительной либо отрицательной единице, либо нулю на управл емую линию задержк 3. Управл ема  лини  задерл ки измен ет врем  задержки запуска ключей преобразователей 1 и 2 с учетом величины Дт по отнон1епию