SU496668A1 - Устройство задержки широтно-импульсного сигнала - Google Patents

Description

1

Изобретение может широко использоватьс  в моделирующих аналого-цифровых комплексах , в статистических системах, в системах автоматического управлени  и т. Д.5

Известны устройства задержки широтво-импульсного сигнала (ШИС), сраержа- щие входной формирователь, сдвигающие регистры с ключевыми схемами, интеграторы и схемы сравнени , элемент задерж- ю ки в Bime счетчика и схемы совпадени , собирательную схему и триггер. Однако широкое использование этого устройства ограничиваетс  большой погрешностью в

формируемом (задержан{ ом) ШИС.15

Дл  повышени  точности и величины задержки зходы интеграторов соединены с источниками посто нного отрицательного и положительного напр жени  через ключевые схемы, управл ющие входы которых20

соединены с выходами соответственно первого и второго сдвигающих регистров, входы которых св эаньг с выходом входного формировател , причем вход первого -

непосредственно, a второго - через эле- 25

мент задержки, выходы интеграторов подсоединены ко входам схем сравнени , выходы которых через собирательную схему подсоединены к одному входу триггера, второй вход которого подсоединен к источнику входного сигнала.

На чертеже дана функциональна  схема ; устройства : задержки ШИС.

Устройство содержит дифференцирующую цепочку 1, два сдвигающих регистра 2 и , 3, две группы шлючевых схем 4 и 5, группу интеграторов 6, группу схем 7 сравнени  нуль-органов, собирательную схему 8 и триггер 9. Кроме того, в i устройстве используютс  схемы 10-13 совпадени , счетчик 14 и триггер 15.

Устройство задержки ШИС работает следующим образом. Входные ШИС дчф ференцируютс  по тактовому фронту в цепочку и подаютV. л на сдвигающий регистр 2, который совместно с группой ключа схем 4 образует входной коммутатор груп , пы интеграторов 6 по посто нному источ

где л-число такнику напр жени 

п;

тов за период задержки. Ключевыми схема3

ми 4 управл ет также входной ШИС. На каждом t -ом интеграторе образуетс  напр жение , пропорциональное длительности

/-го импульса ШИС. Счетчик 14 уста- i навлнвают вручную переключателем или автоматически аи(}ровым кодом с цифрового устройства на заданное врем  задержки

.

В исходном состо нии схема 10 совпадени  открыта, а схема 11 - aa-j крыта. Счетчик 14 при включении устройства начинает считать. По достижении

То. Де Т - такт ШИС

П

схема 3о

совпадени  10 закрлшаетс , а схема 11 открываетс . Начинает работать сдвигающий регистр 3, который совместно с клк чевыми Схемами .5 образует входной коммутатор группы интеграторов 6 по посто нному источнику напр жени  . Напр жение на конденсаторе -го интегра тора начинает разр жатьс  линейно (так

как +Е ° CONST ). По достиисении о

нулевого уровн  срабатывает / -а  схема 7 сравнени , импульс с которой пере , даетс  в собирательную схему 8. Врем  от начала -акта начало разр да до срабатывани  пропорционально начальному напр жению на конденсаторе / интегратора (а оно было пропорционально длительности / -го импульса ШИС). Таким образом, с выхода .риггера 9, на один вход которого подаютс  импульсы такта с схемы дифференцирсжани  1, а на второй

вход - импульс со схемы собирательной 8, снимаютс  ШИС с задержкой на

Т П

3о

в ксхпднрм состо нии схема совпадени  13 открыта, а схема 12 закрыта. Если врем  задержки оказываетс  больше, чем Т П f некоторые импульсы входного ШИС выпадают из выходного сигнала. Дл  сигнализации переполнени  служит схема 12 совпадени  и триггер 15.

Claims (1)

1. Формула изобретени 

   Устройство задержки широтно-импульсного сигнала, содержащее входной формирователь , сдвигающие регистры с ключевыми схемами, интеграторы и схемы сравнени , элемент задержки в виде бчетчика и схемы совпадени , собирательную схему и триггер, отличающеес  тем. Что, с целью повышени  точности и величины задержки, входы интеграторов соединены с источниками посто нного отрицательного и положительного напр жени  через ключевые схемы, управл ющие входы которых соединены с выходами соответственно первого и второго бдвигающих ре-;

   ГИСТрОВ, входы которых св заны с ВЫХЮр

   дом входного формировател , причем вход первого - непосредственно, а второго через элемент задержки, выходы интеграторов подсоединены ко входам схем сравнени , выходы которых через собирательную схему подсоединены к одному входу триггера, второй вход которого подсоединен к источнику входного сигнала.