SU398948A1

SU398948A1 - DEVICE FOR DIVISION NUMBERS WITHOUT RESTORATION REMAINS

Info

Publication number: SU398948A1
Application number: SU1662725A
Authority: SU
Inventors: В. К. Мухамедсева Ф. Ф. Мингалеев
Priority date: 1971-05-31
Filing date: 1971-05-31
Publication date: 1973-09-27

Description

Предложенное устройство относитс к области вычислительной техникн и может быть использова о в арифметических устройствах.The proposed device relates to the field of computational techniques and can be used in arithmetic devices.

Известно устройство дл делени чисел без восстановлени остатка со сдвигом остатка и частного вл:е;во, содержащее регистры делител , дели.мого, , два регистра частного, схему сумм.Ироващи , схему знаков и ггреобразователь кода.A device is known for dividing numbers without restoring the remainder with a shift in the remainder and a partial owner: e; in, containing the divider registers, div., Two private registers, the sum scheme. The digits, the character scheme, and the code generator.

Недостаткам известного устройства вл етс сравнительно большое врем делени .The disadvantages of the known device is a relatively long division time.

Предложевдное устройство отличаетс тем, что выход Схемы сум1МИ|ровани соедние} со входом регистра делимои о (остатка) цеИЯМм сдвига «а один .разр д влево, а выходы знаковых разр дов регистра делител н схемы мирО;ва1НИ соедине«ы через две схемы «И, объединенные схемой «ИЛИ. со входом младшего разр да основйого регистра частного .The proposed device is distinguished by the fact that the output of the summation circuits is connected to the register of the remainder of the shift circuit, and one output to the left, and the outputs of the digit bits of the register divide the worlds of the circuit; And, united by the scheme “OR. with the entry of the junior bit of the basic private register.

- Это нозвол ет ускорить операцию делени . Схема нредложенного устройства изображена .на чертеже.- It is possible to speed up the division operation. The scheme of the proposed device is shown on the drawing.

Она состоит из четырех регистров 1, 2, 3 и 4, схемы суммировани 5, схемы 6 анализа знаков и преобразовател кода 7. На схему суммировани заведены выход регистра / через преобразователь кода 7 и выход регистра 2. Устройство включает две схемы «И 8 и 9 и схемл- «ИЛИ 10.It consists of four registers 1, 2, 3 and 4, the summation circuit 5, the character analysis circuit 6 and the code converter 7. The output of the register is entered into the summation circuit / through the code converter 7 and the output of register 2. The device includes two "And 8 and 9 and scheme- "OR 10.

Выход регистра 3 соединен со входом регистра 4, а регистр 4 - цеиью на оди разр д влево с регистром 3.The output of the register 3 is connected to the input of the register 4, and the register 4 is connected to the left one with the register 3.

При делении двух чисел, заданных дополнительным кодом, код делимого направл етс на регистр 2, а код делител - на регистр /.When dividing two numbers specified by an additional code, the code of the dividend is sent to register 2, and the divisor code is sent to register /.

В начале текущего такта анализнруютс знаки кодов делимого (остатка) и делител . При совпаденли знаков (00 или 11) на схему суммировани подаетс обратный код, при несовпадении знаков (01 или 10) - пр мой код. Частное передаетс с регистра 5 на регистр 4.At the beginning of the current cycle, the signs of the codes of the dividend (remainder) and the divisor are analyzed. If the characters (00 or 11) coincide, the reverse code is fed to the summation scheme, if the characters (01 or 10) do not match, the direct code. The private is transferred from register 5 to register 4.

В конце текущего такта код остатка со схемы суммировани по цел м сдвига на один разр д влево записываетс на регистр 2, при совпадении знаков кода делител и остатка - в младший разр д регистра 3 через схемы 5, 9 и 10 записываетс «I, а частное передаетс с регистра 3 на регистр 4 со сдвигом на один At the end of the current clock, the code of the remainder of the summation scheme for the shift targets one digit to the left is written to register 2, if the signs of the divider code and the remainder match, the low order digit of register 3 uses the charts 5, 9 and 10 transferred from register 3 to register 4 with a shift by one

0 разр д влево.0 bit left.

В начале следующего такта на регистре 2 находитс код остатка, сдвинутый на один разр д влево; работа устройства дл делени проИСХОДИТ аналогично предыдущему такту.At the beginning of the next clock cycle on register 2, there is a residual code shifted one bit to the left; the operation of the dividing device proceeds in the same way as the previous clock cycle.

Сдвиг частного пронзводитс двум тактирующими имнульсами внутри такта.The shift of the quotient is imparted by two clocking impulses inside the beat.

Пр мое и обратное значение знакового разр да схемы суммировани формируютс однс временно.The forward and reverse values of the sign bit of the summation scheme are formed one-time.

Г}-редмет изобретени G} is the subject of the invention

Устройство дл делеНИ ч-исел без восста новлен-и остатка, Содержащее регистр делител , св занный с преобразователем кода « со схемой а1налйза зиаков, подключенной к регистру делЕмото (остатка), схему су ммврозаеи , регистр частного и логические схемы, отличающеес тем, что, с целью повышени бы1СТ1родействи , оно содержит дополнителыный реpHiCTip , подключенный к регистру частногоA device for delNi h-heal without restoring and a remainder, containing a divider register associated with a code converter with a ziak authentication model, connected to the register of the remainder, private register, and logic circuits, characterized in that , in order to increase its speed, it contains an additional HipCTip, connected to the private register

цепью сдвига на один разр д влево, выходы з ажовых разр дов схемы суммировани подключеиы к первым входам двух схем «И, вторые входы которых соединены соответственно с выходами знаковых разр дов регистра делител , а выходы через схему «ИЛИ св заны со входом младшего разр да регистра частного , выход схемы суммировани соединен со входом регистра дели.мого (остатка) цеп ми сдви-га на один разр д влево.a shift circuit by one bit to the left, the outputs of each of the digits of the summation circuit are connected to the first inputs of the two AND circuits, the second inputs of which are connected respectively to the outputs of the sign bits of the divider register, and the outputs through the OR circuit the private register, the output of the summation circuit is connected to the register input of the dividend (remainder) shift chains one bit to the left.