SU518773A1 - Device for the formation of a sign of parity code - Google Patents

Device for the formation of a sign of parity code

Info

Publication number
SU518773A1
SU518773A1 SU1441848A SU1441848A SU518773A1 SU 518773 A1 SU518773 A1 SU 518773A1 SU 1441848 A SU1441848 A SU 1441848A SU 1441848 A SU1441848 A SU 1441848A SU 518773 A1 SU518773 A1 SU 518773A1
Authority
SU
USSR - Soviet Union
Prior art keywords
formation
counter
sign
parity
trigger
Prior art date
Application number
SU1441848A
Other languages
Russian (ru)
Inventor
Леонид Иосифович Галкин
Юрий Васильевич Дудукин
Original Assignee
Предприятие П/Я А-1180
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1180 filed Critical Предприятие П/Я А-1180
Priority to SU1441848A priority Critical patent/SU518773A1/en
Application granted granted Critical
Publication of SU518773A1 publication Critical patent/SU518773A1/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Description

1one

Изобретение относитс  к вычиспитепьной технике и предназначено дл  формировани  признака четности кода.The invention relates to computing technology and is intended to form a code parity feature.

Известны устройства формировани  приз .нака лчетности: кода, содержащие двоичный счетчик, логические схемы и триггер форм мнровани  признака четности. Схемы свертки, подключаемые к входам или выходам триггеров счетчика; состо т из большого числа элементов, так как количество разр дов схемы свертки равно числу разр дов счетчика; кроме- того, логические элементы, подключаемые к входам триггеров счетчика, формируют сигналы признака четности; по предыдущему состо нию счетчика и входному сигналу, что в случае по влени  неисправностей в схеме счетчи- ка приводит к формированию сигнала на вы-ходе схемы свертки, не соответствующего истинному (текущему) состо нию счетчика, There are known devices for generating a prize of parity: a code containing a binary counter, logic circuits, and a trigger for the parity feature wiring form. Convolution diagrams connected to the inputs or outputs of the trigger trigger; consist of a large number of elements, since the number of bits of the convolution scheme is equal to the number of bits of the counter; in addition, the logic elements connected to the trigger inputs of the counter, form the signals of parity; according to the previous state of the counter and the input signal that, in the event of a malfunction in the counter circuit, leads to the formation of a signal at the output of the convolution circuit that does not correspond to the true (current) state of the counter,

Цель изобретени  - повышение достоверности формировани  признака четности кода, благодар  учету текущего состо ни  счеРчика независимо от входного сигнала.The purpose of the invention is to increase the reliability of the formation of the feature of the parity of the code, by taking into account the current state of the chip regardless of the input signal.

Достигаетс  это благодар  тому, что в устройстве единичные выходы триггеров нечетных разр дов счетчика и нулевой вы- .ход триггера последнего разр да, еспи он нечетный, соединены через дифферЪкцирующие цепочки с входами логического, элемента ИЛИ, выхой которого подключен к счетному входу триггера формировани  призтнака четности кода.This is achieved due to the fact that in the device the unit outputs of odd-digit trigger triggers and the zero output of the trigger of the last bit, if it is odd, are connected via differential circuits to the inputs of the logical OR element, the output of which is connected to the counting input of the trigger forming a primary signal. parity code.

На чертеже представлена схема устройства .The drawing shows a diagram of the device.

Устройство содержит двоичный счетчик на триггерах 1, дифференцирующие цепочки 2, логический элеглент ИЛИ 3, i триггер формировани  признака четности 4. Триггеры 1 двоичного счетчика и имеют общую цепь сброса дл  установки их в исходное состо ние. Единичные триггеров нечетных разр дов двоичного счетчика соединены с входами дифференцирующих цепочек 2, выходы которых соедкнены с входами логического элемента ИЛИ. Если число разр дов счетчика нечетно, то нулевой выход последнего разр д а счетчика также соодThe device contains a binary counter on the flip-flops 1, differentiating chains 2, a logical element of the OR 3, i trigger forming a parity feature 4. The triggers 1 are a binary counter and have a common reset circuit for resetting them. Single triggers of odd bits of a binary counter are connected to the inputs of differentiating chains 2, the outputs of which are connected to the inputs of the logical element OR. If the number of counter bits is odd, then the zero output of the last digit of the counter is also cood

SU1441848A 1970-05-25 1970-05-25 Device for the formation of a sign of parity code SU518773A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1441848A SU518773A1 (en) 1970-05-25 1970-05-25 Device for the formation of a sign of parity code

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1441848A SU518773A1 (en) 1970-05-25 1970-05-25 Device for the formation of a sign of parity code

Publications (1)

Publication Number Publication Date
SU518773A1 true SU518773A1 (en) 1976-06-25

Family

ID=20453327

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1441848A SU518773A1 (en) 1970-05-25 1970-05-25 Device for the formation of a sign of parity code

Country Status (1)

Country Link
SU (1) SU518773A1 (en)

Similar Documents

Publication Publication Date Title
SU518773A1 (en) Device for the formation of a sign of parity code
SE309924B (en)
SU365703A1 (en) DEVICE FOR PERFORMING A POTENTIATION OPERATION
SU369565A1 (en) DEVICE FOR CALCULATION OF FUNCTION y = e ^
US3706043A (en) Synchronous parallel counter with common steering of clock pulses to binary stages
SU470927A1 (en) The device of the majority decoding with three-time repetition of discrete information
SU398948A1 (en) DEVICE FOR DIVISION NUMBERS WITHOUT RESTORATION REMAINS
SU497733A1 (en) Pulse counter in telegraph code
SU481898A1 (en) Device for testing binary number comparison circuits
SU364965A1 (en) ONE-TACTIFIER SvJfcUUfUciltAifl
SU435523A1 (en) DEVICE DEVELOPMENT
SU451080A1 (en) Firmware Control
SU558403A1 (en) Binary counter
SU411609A1 (en)
SU427331A1 (en) DIGITAL INTEGRATOR WITH CONTROL
SU418853A1 (en)
SU401994A1 (en) DEVICE FOR DETERMINATION OF MINORANT BINARY CODES
SU423176A1 (en) DEVICE FOR SHIFT INFORMATION
SU432478A1 (en) DEVICE FOR PLAYING SIGNALS OF PULSE
SU1591192A1 (en) Code checking device
SU378833A1 (en) DEVICE FOR INPUT OF INFORMATION
SU401006A1 (en) BINARY PULSE COUNTER
SU413518A1 (en)
SU922749A1 (en) Device for convolution of a number to the modulus
SU364032A1 (en) DEVICE FOR CORRECTING ERRORS WHEN RECEIVED CODING