SU390525A1 - DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS - Google Patents
DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERSInfo
- Publication number
- SU390525A1 SU390525A1 SU1457320A SU1457320A SU390525A1 SU 390525 A1 SU390525 A1 SU 390525A1 SU 1457320 A SU1457320 A SU 1457320A SU 1457320 A SU1457320 A SU 1457320A SU 390525 A1 SU390525 A1 SU 390525A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- input
- tetrad
- output
- signal
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Известны устройства з.множени , оперирующие с полноразр дными дес тичными числами . В известных устройствах сложным дл реализации вл етс дес тичное умножение, если примен ютс методы ускорени этой операции, иснользующие кратные множимого .Known multiplier devices are operating with full-digit decimal numbers. In known devices, decimal multiplication is difficult to implement if acceleration methods using multiplicative multiples are used.
Целью изобретени вл етс экономи оборудовани .The aim of the invention is to save equipment.
Предлагаемое устройство отличаетс от известных тем, что дес тичное умножение выполн етс путем прибавлени кратных множимого - удвоенного и (или) уп теренлого - без их предварительной заготовки, а лиШь введением специальных коррекций дри сложении. При таком ностроении схемы устройства не требуютс специальные регист-ры дл хранени кратных множимого.The proposed device differs from the known ones in that decimal multiplication is accomplished by adding multiples of the multiplicand — doubled and (or) superimposed — without their preliminary preparation, or by introducing special corrections after addition. With such a construction scheme of the device does not require special registers for storing multiples of the multiplicand.
Сущность изобретени заключаетс в том, что один вход схемы формировани сигнала двоичного сложени тетрад соединен с шиной сигнала двоичного сложени , другой ее вход соединен с выходом первой схемы «НЕ, с первым .входом схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д и с входом схемы формировани сигнала двоичного сложени тет рад со сдвигом влево на три разр да; третий вход схемы формировани сигнала двоичного сложени тетрад соединен со вторым входомThe invention consists in that one input of the binary addition signal formation circuit of the tetrads is connected to the binary addition signal bus, another input of it is connected to the output of the first NOT circuit with the first input of the tetrad binary addition signal formation circuit. and with the input of the binary addition signal generating circuit tetrad with a shift to the left by three bits; the third input of the binary addition signal forming circuit tetrad is connected to the second input
22
схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д , с одним входом схемы анализа тетрад и выходом регистра множимого; выход схемы формировани сигнала двоичного сложени тетрад Подключен к перво.му входу накапливающего сумматора частичных произведений , второй вход которого св зан с выходом схемы формировани сигнала двоичногоa binary addition tetrads signal shaping circuit with a left shift by one bit, with one tetrade analysis circuit input and a multiplicative register output; output of the binary addition signal formation circuit tetrads Connected to the primary input of the accumulating adder of partial products, the second input of which is connected with the output of the binary signal generation scheme
тетрад со сдвигом влево на один разр д, третий вход которой соединен с шиной сигнала двоичного сложени со сдвигом влево на один разр д и с первыми входами первой, второй и третьей схем «И, вторые a tetrad with a shift to the left by one bit, the third input of which is connected to the binary addition signal bus with a shift to the left by one bit and to the first inputs of the first, second and third schemes "And, the second
входы которых и первые входы четвертой п той , шестой, седьмой и восьмой схем «И и вход первой схемы «НЕ подключены к шине сигнала формировани коррекции; третьи вхолчы первой и второй схем «И нодключены к одному из выходов схемы анализа тетрад , дрзгой выход которой соединен с четвертым входом первой схемы «И и вторым входом шестой схемы «И, третий выход схемы анализа тетрад подсоединен к четвертомуthe inputs of which and the first inputs of the fourth, sixth, seventh and eighth circuits AND and the input of the first circuit are NOT connected to the correction signal formation bus; the third terminals of the first and second circuits “And are connected to one of the outputs of the tetrad analysis circuit, the other output of which is connected to the fourth input of the first circuit“ And and the second input of the sixth circuit “And, the third output of the tetrad analysis circuit is connected to the fourth
входу второй схемы «И и к третьему входу третьей схемы «П, выходы первой и второй схем «И соединены со входами первой схемы «ИЛИ, выход которой подключен к третьему входу накапливающего сумматора частичных произведений, четвертый вход которого подсоединен к выходу схемы формировани сигнала двоичного сложени тет;рад со сдвигом вле1во на три -разр да, второй вход которой подключен ж шине регистра множимого предшествующей тетрады, и третий вход соединен со вторы.мн входами п той, седьмой и восьмой схем «И, со входом второй схемы «НЕ и с шиной сигнала двоичного сложени со сдвигом влево на три разр да; второй вход четвертой схемы «И и третий вход п той схемы «И подключены к четвертому выходу схемы анализа тетрад, п тый выход которой подсоединен к четвертому входу п той схемы выход последней соединен с первым входом второй схемы «ИЛИ, второй, третий и четвертый входы которой подсоединены соответственно к выходам третьей, четвертой и шестой схем выход второй схемы «ИЛИ подключен к п тому входу -накапливающего сумматора частичных произведений, шестой вход которого соединен с выходом восьмой схемы выход второй схемы «НЕ соединен .с третьими входами четвертой и шестой схем «И, четвертые входы третьей и шестой схем «И подключены к шестому выходу cxej мы анализа тетрад, седьмой выход которой соединен с третьими входами седьмой и восьмой схем восьмой выход схемы анализа тетрад соединен с четвертым входом восьмой схемы «И, дев тый выход схемы анализа тетрад подключен к четвертому входу седьмой схемы «И, выход которой соединен с седьмым входом накапливающего сумматора частичных произведений, выход последнего подключен к другому входу схемы анализа тетрад .the input of the second circuit "And to the third input of the third circuit" P, the outputs of the first and second circuits "And connected to the inputs of the first circuit" OR, the output of which is connected to the third input of the accumulating adder of partial products, the fourth input of which is connected to the output of the binary signal adding a tet; happy with a shift to the left by three bits, the second input of which is connected to the bus of the register of the multiplicable preceding tetrad, and the third input is connected to the second mn inputs of the fifth, seventh and eighth circuits "And, with the input of the second circuit" NOT with w adding hydrochloric binary signal with a shift to the left by three digits; the second input of the fourth circuit “AND and the third input of the fifth circuit“ AND is connected to the fourth output of the tetrad analysis circuit, the fifth output of which is connected to the fourth input of the fifth circuit; the output of the latter is connected to the first input of the second circuit “OR, second, third and fourth inputs which are connected respectively to the outputs of the third, fourth and sixth circuits, the output of the second circuit OR connected to the fifth input of the accumulator of partial products, the sixth input of which is connected to the output of the eighth circuit the output of the second circuit is NOT connected to the third The third inputs of the fourth and sixth circuits "And, the fourth inputs of the third and sixth circuits" And connected to the sixth output cxej we analyze tetrads, the seventh output of which is connected to the third inputs of the seventh and eighth circuits, the eighth output of the analysis circuit of tetrads is connected to the fourth input of the eighth circuit "And The ninth output of the tetrad analysis circuit is connected to the fourth input of the seventh And circuit, the output of which is connected to the seventh input of the accumulating adder of partial products, the latter output is connected to another input of the tetrad analysis circuit.
На чертеже представлена схема устройства на одну тетраду.The drawing shows a diagram of the device on one tetrad.
Устройство содержит накапливающий сумматор / частичных произведений, регистр множимого 2, схему 3 анализа тетрад, шинусигнала двоичного сложени , шину 5 сигнала двоичного сложени со сдвигом влево на один разр д, шину 6 сигнала двоичного сложени со сдвигом влево на три разр да, шину 7 сигнала формировани коррекции, схему S формировани сигнала двоичного сложени тетрад, схему 9 формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д, схему 10 формировани сигнала двоичного сложени тетрад со сдвигом влево на три разр да, схему «ИЛИ /У формировани коррекции на «6, схему «И /2 формировани коррекции на «5, схему «ИЛИ 13 формировани коррекции на «12, схему «И 14 формировани коррекции на «11, схемы «НЕ 15 и 16 (инверторы коррекции ), схемы «И 17-22, шину 23 регистра множимого предшествующей тетрады.The device contains accumulating adder / partial products, register of multiplicable 2, tetrad analysis circuit 3, binary addition bus, binary addition signal bus 5 left-shifted by one bit, binary signal 6 bus left-shifted by three bits, signal bus 7 the formation of the correction, the circuit S of the formation of the signal of the binary addition of tetrads, the circuit 9 of the formation of the signal of the binary addition of tetrads with a shift to the left by one bit, the circuit 10 of the formation of the signal of the binary addition of tetrads with a shift to the left by three times On the other hand, the OR / Y formation of the correction by 6, the scheme I / 2 of the correction formation by 5, the scheme OR 13 of the formation of correction by 12, the scheme 14 of the formation of the correction by 11, the scheme NO 15 and 16 (correction inverters), schemes “And 17-22, bus 23 of the register of the multiplicable preceding tetrad.
Схемы и блоки коррекции служат дл формировани правильной дес тичной суммы после двоичного сложени .Circuitry and correction blocks are used to form the correct decimal sum after binary addition.
Умножение в устройстве выполн етс последовательно на каждую цифру множител . Дл сокращени числа действий на одну цифру используетс прибавление кратных множимого к промежуточному произведению: сложение с удвоенным и с уп теренным множимым . В таблице приведено число дейстВИЙ на каждую цифру множител .Multiplication in the device is performed sequentially by each digit of the multiplier. To reduce the number of actions by one digit, add multiples of the multiplicand to the intermediate product: addition with double and with reduced multiplicand. The table shows the number of actions for each digit multiplier.
Из этой таблицы видно, что на одну цифруFrom this table it is clear that one digit
множител в среднем производитс 1,7 действий .the average multiplier is 1.7 actions.
При умножении двух дес тичных чисел анализируетс очередна .цифра множител и в соответствии с таблицей вырабатываетс When multiplying two decimal numbers, the next multiplier of the multiplier is analyzed and, in accordance with the table,
определенна последовательность дес тичных действий: сложени , сложени с удвоенным множимым и сложени с уп теренным множимым . Алгоритм дес тичного сложени известен . В устройстве он выполн етс следующим образом.a certain sequence of decisive actions: add, add with doubled multiplicand and add with reduced multiplicand. The algorithm of ten-fold addition is known. In the device, it is performed as follows.
По шине 4 сигнала двоичного сложени Подаетс сигнал на схему 8 формировани сигнала двоичного сложени тетрад и производитс полное двоичное сложение содержимого накапливающего сумматора 1 с содержимым регистра множимого 2. Через интервал времени, достаточный дл распространени переносов и установлени суммы, формируетс сигнал коррекции на щине 7. Этот сигналThe binary addition signal bus 4 supplies the signal to the binary addition circuit of tetrad and generates a complete binary addition of the contents of accumulating adder 1 with the contents of the register of multiplicand 2. After a time interval sufficient for the spreads and the sum to be established, a correction signal is generated on bus 7. This signal
через инвертор коррекции /5 прекращает двоичное сложение и разрешает формирование коррекции на «6 на одной из схем «И П или 18 формировани коррекции на «6. На схеме /7 выходной сигнал формируетс в томthrough the correction inverter / 5 stops binary addition and allows the formation of a correction to "6 on one of the schemes" And P or 18 forming a correction to "6. In the / 7 scheme, the output signal is generated in
случае, когда значение тетрады в накапливающем сумматоре 1 частичных произведений после сложени получилось больше «9, а на схеме 18 выходной сигнал формируетс , если был зафиксирован перенос из даннойwhen the value of the tetrad in the accumulating adder 1 of the partial products after adding was greater than 9, and in diagram 18, the output signal is generated if transfer from this
тетрады. При наличии любого из сигналов на выходах схем «И П или 18 на выходе схемы «ИЛИ 11 формируетс код «ОНО, поступающий на вход тетрады накапливающего сумматора и складываетс по правилам двоичной арифметики с его содержимым. Послеtetrads. If any of the signals at the outputs of the "AND P or 18" at the output of the "OR 11" circuit is present, a code "ITO" arriving at the input of the tetrad of the accumulating adder is formed and is folded according to the rules of binary arithmetic with its contents. After
установлени суммы сигналы сложени иdetermining the sum of the signals of addition and
коррекции снимаютс с соответствующихcorrections are removed from the corresponding
шин .tires.
Дл сложени -частичного произведени сTo add -particles with
уп теренным мнолсимым используетс следующа закономерность: двоичные разр ды 8, 4, 4 к-й тетрады множимого складываютс с раз-р дами 4, 2, 1 (к-1)-й тетрады частичного произведени по правилам двоичной арифметики: разр д 1 /с-й тетрады указывает, нужно ли прибавл ть код «5 в эту тетраду, и это учитываетс при кор-рекции сложени .The following regularity is used for the controlled multiply: the binary bits of the 8, 4, 4th tetrads of the multiplicand add up with the divisions of 4, 2, 1 (k-1) -th tetrad of partial products according to the rules of binary arithmetic: bit 1 / The cth tetrad indicates whether the code "5" should be added to this tetrad, and this is taken into account when adjusting the addition.
Правила коррекции суммы после двоичного сложени таковы:The rules for the sum correction after binary addition are as follows:
тетрада, где сумма получилась больше «9 и разр д 1 тетрады множимого равен нулю, корректируетс на the tetrad, where the sum turned out to be greater than "9 and the bit size of 1 multiplier tetrad is zero, is corrected by
тетрада, в которой разр д тетрады множимого равен «1, корректируетс на «5, если сумма получилась меньше п ти, или корректируетс на «11, если сумма получилась больше п ти.The tetrad, in which the multiplier tetrad size is equal to "1, is corrected to" 5 if the sum turned out to be less than five, or corrected to "11 if the sum turned out to be more than five.
Дл сложени с уп теренным множимым по шине 6 сложени со сдвигом влево на три разр да подаетс сигнал на схему 10 сложени тетрад со сдвигом влево на три разр да, котора пропускает содержимое регистра множимого 2 на накапливаюший сумматор 1 частичных произведений таким образом, что 8, 4, 2 разр ды (к-1)-й тетрады поступают по шине 23 младшей тетрады в 4, 2, 1 разр -, ды к-й тетрады, и организует полное двоичпое сложение вышеуказанных тетрад в накапливающем сумматоре.To add a smoothed multiplicable on the add-on bus 6 by a shift to the left by three bits, a signal is sent to the add-on tetrads circuit 10 by a shift to the left by three digits, which passes the contents of the register of the multiplicand 2 to the accumulating adder 1 of the partial products in such a way that 8, 4, 2 bits (k-1) of the tetrad go through the bus 23 of the youngest tetrad into 4, 2, 1 bit, and the k-th tetrad, and organizes a complete double addition of the above tetrads in the accumulating adder.
Сигнал по шине сложени 6 поступает также на схемы коррекции па , на 14, на схему «И 21 и на схему «НЕ 16, выход которой блокирует коррекцию на «6 на схемах «И 17 и 18. После установлени суммы подаетс сигнал по шине 7 сигнала формировани коррекции, который блокирует сложение иа схеме 10 и разрешает формирование коррекции на схемах 14, 12 и 21. На схеме 21 выходной сигнал формируетс в том случае, когда первый разр д тетрады множимого равен «О и получившеес значение тетрады иа.капливающего сумматора после сложени больше «9. Выход схемы 21 соединен со схемой «ИЛИ 11, формируюидей сигнал коррекции па «6. На схеме «И 12 выходной сигнал образуетс в том случае, когда первый разр д тетрады множимого равен «1 и получившеес значение тетрады накапливающего сумматора -после сложени меньше «5. Выходной сигнал схемы 12 в виде кода «0101 поступает на вход тетрады сумматора / и складываетс с его содержимым по правилам двоичной арифметики.The signal on the addition bus 6 also goes to the pa correction circuits, 14, to the And 21 circuit and to the NOT 16 circuit, the output of which blocks the correction on the 6 on the And 17 and 18 circuits. After determining the amount, a signal is sent on the bus 7 correction signal, which blocks the addition of scheme 10 and allows the formation of a correction in circuits 14, 12, and 21. In scheme 21, the output signal is generated when the first digit of the multiplicand tetrad is equal to "O and the resulting value of the tetrad and a. accumulator after add more than "9. The output of the circuit 21 is connected with the circuit "OR 11, forming a correction signal PA" 6. In the "And 12" scheme, the output signal is generated when the first digit of the multiplicand tetrad is equal to "1 and the resulting value of the tetrad of the accumulating adder after the addition is less than" 5. The output signal of circuit 12 in the form of a code "0101" is fed to the input of the tetrad of the adder / and is added to its contents according to the rules of binary arithmetic.
На схеме 14 выходной сигнал вырабатываетс в том случае, когда первый разр д тетрады множимого равен «Ь и получившеес значение тетрады сумматора 1 после сложени больше или равно «5. Выходной сигнал в виде кода «1011 -поступает на вход тетрады сумматора и складываетс с его содержимым по правилам двоичной арифметики . После установлени суммы при коррекции сигналы сложени с ун теренным м.ножимым и Коррекции по шинам б и 7 снимаютс .In diagram 14, the output signal is generated when the first digit of the multiplicand tetrad is equal to "b and the resulting tetrad value of the adder 1 after addition is greater than or equal to" 5. The output signal in the form of a " 1011-code enters the adder's tetrad input and adds to its contents according to the rules of binary arithmetic. After the sum is established during correction, the signals of addition to the multiplied mnable and the corrections for tires b and 7 are removed.
Дл сложени частичного произведенИЯ с удвоенным множимым используетс закономерность: двоичные разр ды 8, 4, 2, 1 к-й тетрады множимого складываютс с разр дом 1 (к-1)-й тетрады и с разр дами 8, 4, 2 к-й тетады частичного произведени по правилам двоичной аррифметики, тем самым осуществл етс сложение со сдвигом на один разр д влево.To add partial production with doubled multiplicand, the following regularity is used: binary bits of the 8, 4, 2, 1 kth tetrade of the multiplicable add up with bit 1 (k-1) -th tetrad and bit 8, 4, 2 partial works of tetrad according to the rules of binary arithmetic, thereby performing addition with a shift of one digit to the left.
Правила коррекции суммы после двоичного сложени таковы:The rules for the sum correction after binary addition are as follows:
-тетрада, где сумма получилась больше или 1равной «4, и тетрада множимого больше или равной «8, корректируетс на - the tetrad, where the sum turned out to be greater than or equal to "4, and the tetrad of multiplicand greater than or equal to" 8, is corrected by
- тетрада, где сумма -получилась больили равной «4 и при двоичном сложении был зафиксирован перенос, корректируетс на - the tetrad, where the sum was received was equal to "4, and when binary addition the transfer was fixed, it is corrected by
-тетрада, где сумма получалась больше «9, Корректируетс на - tetrad, where the amount was received more than "9, is adjusted to
-тетрада, где сумма лолучилась меньше «4 и -при двоичном сложении был зафиксирован перенос, корректируетс на -tetrada, where the amount was received less than "4, and the transfer was fixed in binary addition, is corrected by
-тетрада, где сумма получилась меньше «4, и тетрада -множимого больше или равна 8, корректируетс на «6.The tetrad, where the sum turned out to be less than 4, and the tetrad multiplied is greater than or equal to 8, is corrected to 6.
Дл сложени с удвоенным множимым по шине 5 сложени со сдвигом па один разр дTo add to the doubled multiplicated on the add-on bus 5 with a shift by one bit
влево подаетс сигнал на схему 9 формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д. Формируетс сигнал полного двоичного сложени таким образом, что разр ды 8, 4, 2, 1 к-й тетрадыto the left, a signal is applied to the binary addition signal formation circuit 9 of tetrads with a shift to the left by one bit. A full binary addition signal is generated so that bits of 8, 4, 2, 1 kth tetrads
множимого складываютс с разр дом 1 (к-1)-й тетрады и с разр дами 8, 4, 2 к-й тетрады накапливающего сумматора /. Этот же сигнал поступает па схему «И 22 формировани коррекции на «6 и на схемы «Иthe multiplicand is added together with the 1 (k-1) -th tetrad and with the 8, 4, 2 k-th tetrad of the accumulating adder. The same signal is received on the “And 22 formation of the correction circuit” on “6 and on the“ And
19 и 20 формировани коррекции на «12. После установлени суммы подаетс сигнал коррекции по шине 7. который блокирует сложение .с удвоенным множНЛ1ым и разрешает формирование коррекции на схемах19 and 20 form the correction to "12. After the sum has been established, a correction signal is applied to the bus 7. which blocks the addition with doubled multiplication and allows the formation of a correction in the circuits
«И 17-20, 22. На схеме 17 выходной сигнал образуетс в том случае, когда получившеес значение тетрады накопительного сумматора после сложени больше «9. На схеме 18 выходной сигнал формируетс в том случае,"And 17-20, 22. In diagram 17, the output signal is generated when the resulting value of the tetrad of the cumulative adder after adding is greater than" 9. In diagram 18, the output signal is generated in the event that
когда при сложении с удвоенным М ожимым был заф)иксирован перенос и получившеес значение тетрады -накопительного сумматора меньше «4. На схеме 22 выходной сигнал образуетс в том случае, когда получившеес when, when adding with double M, the transfer was fixed, and the resulting value of the tetrad-accumulator adder is less than 4. In diagram 22, the output signal is generated when the resulting
значение тетрады накопительного сумматора / после сложени с удвоенным множимым меньше «4, а тетрада множимого больше или равна «8.the value of the tetrade of the cumulative adder / after addition with the double multiplicand is less than "4, and the tetrad of multiplicative is greater than or equal to" 8.
С выходов схем 17, 18 и 22 сигналы черезFrom the outputs of the circuits 17, 18 and 22 signals through
схему // в виде кода «ОНО поступают на вход сумматора /.scheme // in the form of code "IT is fed to the input of the adder /.
На схеме совпадени 19 выходной сигнал по вл етс в том случае, когда значение тетрады сумматора / после сложени с удвоенным множимым больше или равно «4, а соответствующа тетрада множимого больше или равна «8.In the coincidence circuit 19, the output signal appears in the case when the value of the adder's tetrad / after addition with a double multiplicator is greater than or equal to "4, and the corresponding tetrad of multiplicative is greater than or equal to" 8.
На схеме «И 20 выходной сигнал формируетс в том .случае, когда при сложении с )двоенным множимым был зафиксирован перенос из соответствующей тетрады накопительного сумматора / и его зн-ачение больше или равно «4.In the < 20 pattern, the output signal is generated in the case when, when adding c), the binary multiplier recorded transfer from the corresponding tetrad of the cumulative adder / and its value is greater than or equal to "4.
С выходов схем 19, 20 сигналы через схему «ИЛИ 13 в виде кода «1100 поступают на вход тетрады сумматора /, где производитс обычное сложение с его содержимым. После установлени суммы при коррекции сигнал сложени со сдвигом на один разр д влево и сигналы коррекции снимаютс с шин 5 и 7.From the outputs of circuits 19, 20, the signals through the circuit "OR 13 in the form of a code" 1100 arrive at the input of the tetrade of the adder /, where the usual addition with its contents is performed. After the sum is established during the correction, the addition signal is shifted one digit to the left and the correction signals are removed from the buses 5 and 7.
Предмет и з о -б р е т е и и Subject and s about-and r and and
Устройство дл умножени дес тичных чисел , содержащее накапливающий сумматор частичных Произведений, регистр множимого , схему анализа тетрад, схему формировани сигнала двоичного сложени тетрад, схему формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д , схему формировани сигнала двоичного сложени тетрад со сдвигом влево на три разр да, схемы формировани коррекции на п ть, «а шесть, на одиннадцать и на двенадцать , выполненные на логических элементах «И, «ИЛИ, «НЕ, отличающеес тем, что, с целью экономии оборудовани , один вход схемы формировани сигнала двоичного сложени тетрад соединен с шиной сигнала двоичного сложени , другой ее вход соединен с выходом «ервой схемы «НЕ, с первым входом схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д и с первым входом схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на три разр да; третий вход схемы формировани сигнала двоичного сложени тетрад соединен со вторым входом схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д , с одним входом схемы анализа тетрад и вььходом регистра множимого; выход схемы формировани сигнала двоичного сложени тетрад подключен к первому входу накапливающего сумматора частичных нроизведений , второй вход которого св зан с выходом схемы формировани сигнала двоичного сложени тетрад со сдвигом влево на один разр д, третий вход которой соединен с щиной сигнала двоичного сложени со сдвигомA device for multiplying decimal numbers containing an accumulator of partial products, a multiplicative register, a tetrad analysis circuit, a binary addition tetrad generation circuit, a binary addition generation circuit of tetrads shifted to the left by one bit, a binary addition generation circuit of tetrads with a shift to the left for three bits, the schemes for forming the correction for five, and six, for eleven and twelve, performed on the logical elements "AND," OR, "NOT, characterized in that, in order to save about equipment, one input of the binary addition signal formation circuit the tetrads are connected to the binary addition signal bus, its other input is connected to the output of the “first scheme” NOT, with the first input of the binary addition signal formation circuit of the tetrads shifted to the left by one bit and with the first input of the circuit generating a binary addition tetrad signal with a left shift of three bits; the third input of the binary addition signal formation circuit of the tetrads is connected to the second input of the binary addition signal formation of the tetrads with a shift to the left by one bit, with one input of the tetra analysis analysis circuit and the input of the multiplicative register; The output of the binary addition signal shaping circuit of tetrads is connected to the first input of the accumulating partial accumulator, the second input of which is connected to the output of the binary addition signal generation circuit of the tetrads with a left shift by one bit, the third input of which is connected to the binary addition signal with a shift
влево на один разр д и с первыми входами первой, второй и третьей схем «И, вторые входы которых и первые входы четвертой, п той , шестой, седьмой и восьмой схем «И иto the left by one bit and with the first inputs of the first, second and third circuits "And, the second inputs of which and the first inputs of the fourth, fifth, sixth, seventh and eighth schemes" And And
вход первой схемы «НЕ подключены к шине сигнала формировани коррекции; третьи входы первой и второй схем «И подключены к одному из выходов схемы анализа тетрад , другой выход которой соединен с четвертым входом первой схемы «И и вторым входом шестой схемы «И, третий выход схемы анализа тетрад иодсоедипен к четвертому входу второй схемы «И и к третьему входу третьей схемы выходы первой иthe input of the first circuit is NOT connected to the correction signal shaping bus; the third inputs of the first and second “And” circuits are connected to one of the outputs of the tetrad analysis circuit, the other output of which is connected to the fourth input of the first And circuit and the second input of the sixth And circuit, the third output of the tetrad analysis circuit connects to the fourth input of the second And circuit to the third input of the third circuit outputs the first and
второй схем «И соединены со входами первой схемы «ИЛИ, выход которой подключен к третьему входу накапливающего сумматора частичных произведений, четвертый вход которого подсоединен к выходу схемы формировани сигнала двоич-ного сложени тетрад со сдвигом влево на три разр да, второй вход которой подключен к шине регистра множимого предшествующей тетрады, а третий вход соединен со вторыми входами п той, седьмойThe second AND circuit is connected to the inputs of the first OR circuit, the output of which is connected to the third input of the accumulator of partial products, the fourth input of which is connected to the output of the tetrads binary addition signal shaping circuit shifted to the left by three bits, the second input of which is connected to bus of the register of the multiplicable preceding tetrad, and the third input is connected to the second inputs of the fifth, seventh
и восьмой схел1 «И, со входом второй схемы «НЕ и с шиной сигнала двоичного сложени со сдвигом влево на три разр да; второй вход четвертой схемы «И и третий вход п той схемы «И подключены к четвертому выходуand the eighth schel1 "And, with the input of the second circuit" NOT and with the binary addition signal bus with a shift to the left by three bits; the second input of the fourth circuit “And and the third input of the fifth circuit“ And connected to the fourth output
схемы анализа тетрад, п тый выход которой подсоединен к четвертому входу п той схемы выход последней соединен с первым входом второй схемы «ИЛИ, второй, третий и четвертый входы которой подсоединены соответственно к выходам третьей, четвертой и шестой схем выход второй схемы «ИЛИ подключен к п тому входу накапливающего сумматора частичных произведений, шестой вход которого соединен с выходомtetrad analysis circuit, the fifth output of which is connected to the fourth input of the fifth circuit; the output of the latter is connected to the first input of the second OR circuit, the second, third and fourth inputs of which are connected respectively to the outputs of the third, fourth and sixth circuits; the output of the second OR circuit is connected to the fifth input of the accumulating adder of partial products, the sixth input of which is connected to the output
восьмой схемы выход второй схемы «НЕ соединен с третьими входами четвертой и шестой схем «И, четвертые входы третьей и шестой схем «И подключены к шестому выходу схемы анализа тетрад, седьмойthe eighth circuit of the output of the second circuit "is NOT connected to the third inputs of the fourth and sixth circuits" And, the fourth inputs of the third and sixth circuits "And connected to the sixth output of the tetrad analysis circuit, the seventh
выход которой соединен с третьими входамн седьмой и восьмой схем восьмой выход схемы анализа тетрад соединен с четвертым входом восьмой схемы «И, дев тый выход схемы анализа тетрад подключен к четвертому входу седьмой схемы «И, выход которой соединен с седьмым входом накапливающего. с Мматора частичных произведений, выход посотедиего подключен к другому входу схемы анализа тетрад., ., - .the output of which is connected to the third inputs of the seventh and eighth circuits; the eighth output of the tetrad analysis circuit is connected to the fourth input of the eighth And circuit; the ninth output of the tetrad analysis circuit is connected to the fourth input of the seventh And circuit, the output of which is connected to the seventh accumulator input. from Mmator of partial works, the output of the connection is connected to another input of the tetrad analysis circuit.,., -.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1457320A SU390525A1 (en) | 1970-07-09 | 1970-07-09 | DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1457320A SU390525A1 (en) | 1970-07-09 | 1970-07-09 | DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS |
Publications (1)
Publication Number | Publication Date |
---|---|
SU390525A1 true SU390525A1 (en) | 1973-07-11 |
Family
ID=20454975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1457320A SU390525A1 (en) | 1970-07-09 | 1970-07-09 | DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU390525A1 (en) |
-
1970
- 1970-07-09 SU SU1457320A patent/SU390525A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1280906A (en) | Multiplying device | |
US3855459A (en) | Apparatus for converting data into the same units | |
US5349551A (en) | Device for and method of preforming an N-bit modular multiplication in approximately N/2 steps | |
SU662941A1 (en) | Integer multiplying device | |
GB1525654A (en) | Multiplying devices | |
SU390525A1 (en) | DEVICE FOR MULTIPLICATION OF DECIMAL NUMBERS | |
US4190894A (en) | High speed parallel multiplication apparatus with single-step summand reduction | |
US4543641A (en) | Multiplication device using multiple-input adder | |
US3579267A (en) | Decimal to binary conversion | |
GB1087455A (en) | Computing system | |
SU151117A1 (en) | Dedicated adder | |
SU541170A1 (en) | Multiplier | |
SU987620A1 (en) | Serial multiplying device | |
SU813415A1 (en) | Device for adding and subtracting binary-decimal codes | |
SU1541599A1 (en) | Matrix computing device | |
SU1569823A1 (en) | Multiplying device | |
US3758767A (en) | Digital serial arithmetic unit | |
SU1580351A1 (en) | Conveyer device for division of iteration type | |
SU407306A1 (en) | ||
SU656087A2 (en) | Decimal number divider | |
SU684542A1 (en) | Arrangement for adding binary-decimal codes | |
SU1619256A1 (en) | Division device | |
GB965830A (en) | Parallel adder with fast carry network | |
SU408305A1 (en) | DEVICE FOR EXTRACTING SQUARE ROOT | |
SU993252A1 (en) | Arithmetic device |