SU279200A1 - Преобразователь числа импульсов в фазу - Google Patents
Преобразователь числа импульсов в фазуInfo
- Publication number
- SU279200A1 SU279200A1 SU1238500A SU1238500A SU279200A1 SU 279200 A1 SU279200 A1 SU 279200A1 SU 1238500 A SU1238500 A SU 1238500A SU 1238500 A SU1238500 A SU 1238500A SU 279200 A1 SU279200 A1 SU 279200A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- pulses
- input
- counter
- circuit
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000002441 reversible Effects 0.000 description 3
- 230000000875 corresponding Effects 0.000 description 2
- 210000002832 Shoulder Anatomy 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000001186 cumulative Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
Изобретение относитс к области преобразовани и кодировани информации.
Известны преобразователи числа импульсов в фазу, содержащие счетный триггер, источник опориого сигнала, выход которого подключен ко входу счетчика опорного канала и первому входу счетчика рабочего каиала, второй вход которого подсоединен к выходу источника управл ющего сигнала. Недостатком этих преобразователей вл етс низка надежность преобразовани .
Предлагаемый преобразователь отличаетс тем, что содержит инвертор, реверсивный счетчик , формирователь, две схемы совпадени и собирательную схему, причем вход реверсивного счетчика объединен с выходом источника управл ющего сигнала, а выход подсоединен ко входу триггера и через формирователь - к иервым входам схем совнадени , вторые входы которых соединены с выходом .счетчика рабочего ка.-пла, третьи входы первой схемы совпадени непосредственно, а второй схемы через инвертор - к выходу счетчика опорного канала, четвертые входы - к двум плечам триггера, а выходы схем совпадени соединены со входами собирательной схемы.
На чертеже приведена схема оиисываемого преобразовател .
Преобразователь состоит из источника / опорных сигналов счетчика 2 опорного канала
дл формировани выходного опорного сигнала , счетчика 3 рабочего канала с синхронизатором и логическим входом дл формировани выходного рабочего сигнала, сдвинутого по фазе, контроль1ого устройства, состо щего из реверсивного накопительного счетчика 4 с коэффициентом пересчета, равным половине коэффициента пересчета рабочего канала , счетного триггера 5, формировател импульсов 6, инвертора 7, схем совпадени 8 и
9, собирательной схемы 10 и источиика 11 управл ющего сигнала.
Выход источника 1 опорного сигнала подключен ко входам опорного и рабочего каналов счетчиков .2 и . К логическому входу рабочего канала подсоединен выход источника управл ющих импульсов. Один вход устройства контрол (счетный вход счетчика 4) иодключен к логическому входу рабочего канала, а два вторых входа соответственно - к рабочего и опорного каналов. Выход счетчика 4 подсоединен к счетному входу триггера 5 и ко входу формировател импульсов 6, выход которого подключен к первым входам схем совпадени 8 и 9. Вторые их входы иодвходы - к выходу 13 опорного канала. Четвертые входы подключены соответственно у схемы совпадени 8 к единичному, а у схемы совпадени 9 к нулевому выходам триггера 5. Выходы схем совпадени S и 5 поступают на входы собирательной схемы 10. В исходном состо нии подготовлена схема совпадени 8, счетчики сто т в нулевых положени х.
Если на входе счетчика 3 нет управл ющих импульсов, то с выхода счетчиков 2 и 3 выдаютс сигналы одинаковой частоты. При наличии управл юш,их импульсов частота сигналов на выходе 12 изменитс относительно выхода 13, и по витс сдвиг по фазе. Схема преобразовани выполнена так, что при положительном знаке сдвига фазы частота сигналов с выхода 12 будет больше частоты выхода 13, а при отрицательном знаке - меньше . Это достигаетс логической схемой на входе счетчика 3, котора или суммирует импульсы с источника 11 и импульсы с источника / опорных сигналов при полончительном знаке сдвига, или не пропускает, т. е. вычитает импульсы с источ ика / при поступлении управл ющих импульсов при отрицательном 3|Наке сдвига. Счетчики 2 и 3 имеют одинаковый коэффициент делени .
Правильность сдвига фазы определ етс контрольным устройством, принцип действи которого основан на сравнении фаз последовательности импульсов опорного и рабочего сигналов при определенном количестве поступивших управл ющих импульсов на вход преобразовател . В устройстве контрол сравнение производитс после поступлени управл ющих импульсов в количестве, кратном коэффициенту пересчета накопительного счетчиN ка, равного -, где
Л - количество импульсов, соответствующее сдвигу фазы 360°;
;v
- -количество импульсов, соответствующее сдвигу фазы 180°.
Управл ющие импульсы поступают одновременно на вход счетчиков 3 и 4. Счетчик 4
N выдает и.мпульсы через каждые - управл югтN
щих импульсов. При - импульсов на выходе
14 должен быть сдвиг импульсов относительно выхода 13, равный 180°, и импульсы на выходах 12 и 13 е должны совпадать по фазе. Эти импульсы соответственно поступают на первый и второй входы схемы совпадени 5. На третий вход этой же схемы совпадени поступает импульс через формирователь импульсов 6 с выхода счетчика 4. При этом на
выходе схемы совпадени 8 не должно быть
сигнала ошибки. Если при наличии - импульсов источника 11 на выходе 12 сдвиг не 5 соответствует 180°, то на входе схемы совпадени 5 произойдет полное или частичное совпадение импульсов, и на выходе 14 по витс сигнал ошибки.
N При 2- Л управл ющих импульсах сдвиг
фазы на выходе 13 будет соответствовать 360°, счетчик 4 сформирует второй импульс, и триггер 5 перекинетс , подготовив к работе схему совпадени 9. На схему совпадени 9
5 импульсы с выхода 13 поступают через инвертор 7, так что при сдвиге фазы 360° на выходе схе.мы совпадени 9 импульсы счетчиков 2 и 3 оп ть должны быть сдвинуты по фазе на 180°, т. е. не совпадать по фазе. Частичное или полное совпадение импульсов на входе схемы совпадени 9 вызовет сигнал ошибки на выходе 14.
Длительность импульса на выходе формировател импульсов 6 должна быть меньше
5 длительности интервала между двум соседними импульсами источника /У и больше периода сигнала выходов 12 и 13.
Указанный процесс повтор етс непрерывно . При этом количеству управл ющих им пульсов (2п-1) -соответствует сдвиг фазы
Zi
180° и включаетс в работу схема совпадени
дг
8, при 2« - импульсах - сдвнг фазы 360° и 5 работает схема совпадени 9, где и 1,2,3,....
Предмет изобретени
Преобразователь числа импульсов в фазу,
0 содержащий счетный триггер, источник опорного сигнала, выход которого подключен ко входу счетчика опорного капала и первому входу счетчика рабоче-о канала, второй вход которого подсоединен к выходу источника управл ющего сигнала, отличающийс тем, что, с целью повышени надежности преобразовани и обнаружени сбоев, он содержит инвертор , реверсивный счет IHK, формирователь, две схемы совпадени и собирательную схему,
0 причем вход .реверсивного счетчика объединен с выходом источника управл ющего сигнала, а выход подсоединен ко входу триггера и через формирователь - к первым входам схем совпадени , вторые входы которых соединены
5 с выходом счетчика рабочего канала, третьи входы первой схемы совпадени непосредственно , а второй схемы через инвертор - к выходу счетчика опорного канала, четвертые входы - к двум плечам триггера, а выходы
схем совпадени соединены со входами собирательной схемы.
Publications (1)
Publication Number | Publication Date |
---|---|
SU279200A1 true SU279200A1 (ru) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU279200A1 (ru) | Преобразователь числа импульсов в фазу | |
SU560249A1 (ru) | Преобразователь перемещени в код | |
SU1251152A1 (ru) | Система дл передачи хронометрической информации | |
SU1411680A1 (ru) | Цифровой измеритель скорости | |
SU1184080A1 (ru) | Способ умножения частоты следования импульсов и устройство для его осуществления. | |
SU1635270A1 (ru) | Устройство дискретной фазовой синхронизации | |
SU394942A1 (ru) | Счетчик импульсов1•) | |
SU1243095A1 (ru) | Многоканальный преобразователь частоты в код | |
SU661588A1 (ru) | Преобразователь перемещени в код | |
SU1589386A1 (ru) | Делитель частоты с дробным переменным коэффициентом делени | |
SU911581A1 (ru) | Преобразователь угла поворота вала в код | |
SU1356240A2 (ru) | Устройство дл контрол достоверности передачи информации квазитроичным кодом | |
SU1249561A1 (ru) | Система передачи хронометрической информации | |
SU1037422A1 (ru) | Цифровой частотный дискриминатор | |
SU267693A1 (ru) | ||
SU930687A1 (ru) | Мажоритарно-резервированный делитель частоты следовани импульсов | |
SU1068834A1 (ru) | Цифровой частотомер | |
SU1262405A1 (ru) | Устройство дл измерени отношени частот последовательностей импульсов | |
SU1737452A2 (ru) | Сигнатурный анализатор | |
SU1018039A1 (ru) | Цифровой фазометр | |
SU883859A1 (ru) | Многодиапазонный цифровой измеритель временных интервалов | |
SU1104672A2 (ru) | Устройство дл контрол достоверности передачи информации квазитроичным кодом | |
SU1471310A2 (ru) | Резервированный делитель частоты | |
SU822348A1 (ru) | Преобразователь код-временной интервал | |
SU342297A1 (ru) | ПЛКЙТНО-ИХШЕСЙА*ЬИБ;1ИО'^ЕКАГ. Л. Биланов |