SU277852A1 - Запоминающее устройство - Google Patents
Запоминающее устройствоInfo
- Publication number
- SU277852A1 SU277852A1 SU1342629A SU1342629A SU277852A1 SU 277852 A1 SU277852 A1 SU 277852A1 SU 1342629 A SU1342629 A SU 1342629A SU 1342629 A SU1342629 A SU 1342629A SU 277852 A1 SU277852 A1 SU 277852A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- read
- control unit
- input
- output
- Prior art date
Links
- 230000002441 reversible Effects 0.000 description 3
- 206010041235 Snoring Diseases 0.000 description 1
- 230000000875 corresponding Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
Description
Изобретение относитс к вычислительной технике и может быть использовано в универсальных и снециализироваи1 ых вычислительных системах, имеющих, например,.магнитное оперативное заноминающее устройство (МОЗУ) с двустуненчатым ден1ифратором адреса (ДА).
Известны различные МОЗУ с нереверсивными и реверсивными дешифраторами.
В этих устройствах одной из возможных неиснравностей вл етс обрыв адресных цепей записи или считывани , нанример, днода дешифрирующей матрицы (пр мое сопротивление диода становитс недопустимо большим), цричем может выйти из стро как диод, сто щнй в адресной цени записи, так и диод, сто щий в адресной цепн считывани информации.
Така неисиравность не приводит к полной потере работоспособности МОЗУ, так как возможна замена программным путем неисправного адреса одним из К резерных. Дл восстановлени работоспособности МОЗУ необходима передача кода, записываемого или хран щегос в неисправном адресе, в резерный, причем в случае вы влени неисправности типа «обрыв в адресной цени записи сохранение кода, записываемого в неисправный адрес, осуществл етс достаточно просто (например, нутем записи кода в один из резервных адресов ). Задача усложн етс в случае вы влени
выщеуказаннои неисправности в адресной цепи считывани . При этом в неисправном адресе могут хранитьс как результаты вычислений , дл восстановлени которых необходимо произвести повторный массив вычислений (в худшем случае начать решение задачи сначала ), так и исходна информаци , дл восстановлени которой необходим ее повторный ввод в МОЗУ. И то и другое существенно увеличит врем решени задачи, а во многих случа х (работа в реальном масштабе времени) вл етс недопустимым.
Целью описываемого изобретени вл етс восстановление работоспособности МОЗУ в случае возникновени неисправности тина «обрыв в адресной цепи считывани .
Это достигаетс тем, что выход «нет обрыва блока контрол подключен к одному из управл ющих входов ключа считывани , а выход «обрыв блока контрол - к другому управл ющему входу ключа считывани , ко входу блока управлени и ко входу регистра записи, при этом выход ключа считывани подключен к управл ющему входу формировател записи, а вход опроса - к выходу блока управлени .
гистру 3 записи, адресные шины 4 считывани подключены к первой ступени 5 ключей дешифратора считывани и ко второй ступени 6, адресные шины 7 записи подключены к первой ступени 8 ключей дешифратора записи и ко второй ступени 9. Перва ступень дешифратора считывани подключена к выходу формировател 10 считывани , который через ключ // считывани по шине 12 подключен к выходу 13 блока 14 управлени . Выход 15 блока управлени подключен ко входу формировател 16 записи, второй вход которого по шине 17 через ключ .11 подключен к блоку 14 управлени . Выход 18 блока управлени подключен к первой ступени 5 и второй ступени 6 дешифратора считывани , к первой ступени 5 и второй ступени 9 дешифратора записи. П та и шеста ступени дешифратора считывани по шинам 19 и 20 подключены к блоку 21 контрол . Выход 22 «обрыв блока контрол подключен ко входу 23 ключа //, ко входу 24 блока 14 управлени и к регистру 3 записи, а зыход 25 «нет обрыва подключен ко входу 26 ключа 11.
Работа описываемого устройства происходит следующим образом.
G выходов 13 и 15 блока 14 управлени управл юшие сигналы («считывание и «запись соответственно) поступают на формирователи 10 и 16, которые производ т опрос детиифраторов считывани и записи. Блок 21 контрол производит контроль наличи «обрыва в адресной цепи считывани накопител /, и при наличии обрыва в цепи считывани выдает сигнал «обрыв с выхода 22 на ключ 11 блока 14 управлени и регистр 3 записи. По этому сигналу блок 14 прекраш.ает нормальную работу и выдает повторный сигнал считывани , который в этом случае через ключ // по шине 17 поступает на формирователь If:. По сигналу через шину 17 формирователь 16 формирует импульс тока, достаточный дл считывани информации с адреса накопител /.
Так как направление тока по адресной цепи записи противоположно адресной цепи считывани , то полный ток от формировател 16, возбудженного по шине 17, будет намагничивать все сердечники адреса в «1. этом на разр дных шинах чтени будет воспроизведен обратный код храп ш,егос в неисправном адресе слова. Через усилители чтени (предполагаетс , что они чувствительны к обеим пол рност м сигнала) хран шеес в неисправном адресе число окажетс записанным в обратном коде на регистр записи.
Сигнал на выходе 22 блока 21, поступа на вход 24 блока 14 управлени и на вход регистра 3 записи, обеспечивает последующую запись слова из неисправного адреса, хран щегос теперь уже на регистре 3, в один из резервных адресов. Эта запись должна быть осуществлена с обращением кода. Обращегие кода может быть осуществлено либо обычным путем в логическом устройстве, либо в регистре 3 записи. При отсутствии соответствующих цепей обращени производитс обычна запись кода в резервный или любой адрес накопител , затем этот алЧрес накопител считываетс формирователем 16 по шине 17, и слово из неисправного адреса оказываетс записанным на регистр 5 уже в пр мом коде, откуда и записываетс в нужный резервный адрес.
Предмет изобретени
Запоминающее устройство, содержащее накопитель с разр дной системой чтени и записи , формирователи записи, ключи считывани , регистр записи, блок управлени и блок контрол , отличающеес тем, что, с целью восстановлени информации при обрыве цепи считывани , выход «нет обрыва блока контрол подключен к одному из управл ющих входов ключа считывани , а выход «обрыв блока
контрол - к другому управл ющему входу ключа считывани , ко входу блока управлени и ко входу регистра записи, при этом иыход ключа считывани подключен к управл ющему входу формировател записи, а вход опроса - к выходу блока управлени .
Publications (1)
Publication Number | Publication Date |
---|---|
SU277852A1 true SU277852A1 (ru) |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4255808A (en) | Hard or soft cell failure differentiator | |
US5745403A (en) | System and method for mitigating imprint effect in ferroelectric random access memories utilizing a complementary data path | |
JPH0466079B2 (ru) | ||
EP0689695A1 (en) | Fault tolerant memory system | |
JP2000099405A (ja) | フラッシュメモリを有する電子機器 | |
JP2009181425A (ja) | メモリモジュール | |
KR100429200B1 (ko) | 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법 | |
JP3542002B2 (ja) | システム | |
US5386387A (en) | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement | |
KR20020094364A (ko) | 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법 | |
JP3578175B2 (ja) | メモリワードの管理回路 | |
SU277852A1 (ru) | Запоминающее устройство | |
US5434871A (en) | Continuous embedded parity checking for error detection in memory structures | |
US5450426A (en) | Continuous error detection using duplicate core memory cells | |
JP3866345B2 (ja) | 半導体記憶装置及び半導体記憶装置の試験方法 | |
US4514847A (en) | Key storage error processing system | |
JP3130796B2 (ja) | 制御記憶装置 | |
KR19990053726A (ko) | 불량셀 리페어 기능을 갖는 강유전체 메모리 장치 | |
SU930388A1 (ru) | Запоминающее устройство с самоконтролем | |
JPH05324950A (ja) | 情報処理装置の論理カード | |
SU439020A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1061175A1 (ru) | Оперативное запоминающее устройство | |
SU1081669A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1149317A1 (ru) | Резервированное запоминающее устройство | |
JPH023196A (ja) | 高信頼性メモリ素子 |