SU1743008A1 - Устройство контрол каналов передачи данных - Google Patents

Abstract

Использование: в системах передачи данных контрол  состо ни  каналов. Сущность изобретени : устройство содержит два дешифратора 1 и 4, счетчик 2, элемент НЕ 3, два реверсивных,счетчика 5 и 19, дешифратор номера состо ни  канала 6, блок 7импульсных линий задержки, элементы И 8и 10, элемент ИЛИ 9, управл емые делители частоты 11-14, элементы запрета. 15-18, анализатор 20 принимаемых сигналов, два декодера 21 и 22, 21-22 20-8-9, 20-10-9, 20-3-10,15-5-1,11-16-5-1,t-11,1-13,12- 13-7-2-6,13-6,10-17-19-20,14-18Г-19-20. 20-18,20-17,20-12,20-14,145,1-16,9-15, 9-14,20-11.20-12,20-2. Повышение достоверности контрол  достигаетс  за счет того, что канал оцениваетс  дополнительно еще по трем параметрам. 1 ил.

Description

Изобретение относится к технике электросвязи и может использоваться в системах передачи информации.

Цель изобретения - повышение достоверности контроля. 5

На чертеже представлена структурная

электрическая схема предложенного устройства.

Устройство контроля каналов передачи данных содержит первый дешифратор 1, 10 счетчик 2, элементы НЕ 3, второй дешифратор 4, первый реверсивный счетчик 5, дешифратор 6 номера состояния канала, блок 7 импульсных линий задержки, первый элемент И 8, элемент ИЛИ 9, второй элемент И 15 10, первый-четвертый управляемые делители частоты 11-14, первый-четвертый элементы 15-18 запрета, второй реверсивный счетчик 19, анализатор 20 принимаемых сигналов, состоящий из первого 21 и второ- 20 го 22 декодеров.

Устройство работает следующим образом.

Последовательность кодовых блоков, закодированных каскадным помехоустой- 25 чивым кодом, допускающим поэтапное декодирование, в сопровождении соответственно тактовых и цикловых синхроимпульсов'поступает на вход анализатора 20. где в соответствии со структурой 30 каскадного кода осуществляется декодирование каждой кодовой комбинации в первом 21 и втором 22 декодерах. Причем первый декодер 21 является декодером первой ступени, декодирующим внешний код, 35 а второй декодер 22 является декодером второй ступени, декодирующим внутренний код каскадного кода.

Если при декодировании искаженного кодового блока ошибка обнаружена первым 40 декодером 21 (внешним кодом), то сигнал ошибки с его дополнительного выхода сопровождаемый цикловым импульсом окончания приема кодовой комбинации через. первый элемент И 8 считывается на вход 45 элемента ИЛИ 9. Одновременное помощью элемента НЕ 3 снимается разрешающий сигнал с второго входа второго элемента И 10 и результат декодирования вторым декодером 22 не считывается и не анализирует- 50 ся. Считается, что обнаруживающих свойств внешнего кода оказалось достаточно для обнаружения ошибок.

Если же структура ошибок в кодовой комбинации оказалась такова, что обнару- 55 живающих свойств внешнего кода оказалось недостаточно - первый декодер не обнаружил ошибки, то проверяется наличие сигнала обнаружения ошибки у второго декодера 22. В этом случае при наличии раэрешающего сигнала на выходе элемента НЕ 3 сигнал обнаружения ошибки с дополнительного выхода второго декодера 22, сопровождаемый цикловым импульсом окончания приема кодовой комбинации, через второй элемент И 10 считывается для дальнейшей обработки в устройстве, в том числе подается на второй вход элемента ИЛИ 9.

В результате этого на выходе второго элемента И 10 образуется поток сигналов обнаружения ошибок вторым декодером 22, при условии необнаружения ошибок первым декодером 21 фиксируются только те случаи, когда ошибки в кодовых комбинациях дополнительно обнаруживаются вторым декодером 22 - N002, а на выходе элемента ИЛИ 9 формируется суммарный поток сигналов обнаружения ошибок за все каскадное декодирующее устройство 1 - (N001 + N002). ’

Далее формируется оценка частотности появления блоков с обнаруженными ошибками как отношение количества блоков с обнаруженными ошибками к суммарному количеству кодовых блоков, поступивших на декодирование:

Νοο|

а _ N001 + N002 _ 1 = 1 °° N2 N.

Νοο|

(1)

Особенностью формирования оценки является то, что эта оценка реализуется не статически после набора статистики за фикг. сированный цикл контроля, а динамически путем непрерывного сравнения двух потоков импульсов - потока импульсов обнаружения ошибок в каскадном декодирующем

устройстве 1

1=1

Νοο|) и потока цикловых

импульсов, характеризующего суммарный поток поступающих на декодирование кодовых комбинаций (Ν £ ). Элементом сравнения этих двух потоков является первый реверсивный счетчик 5. Искаженные кодовые комбинации в общем потоке принимаемых кодовых комбинаций появляются достаточно редко, поэтому импульсы обнаружения ошибок подаются на суммирующий вход первого реверсивного счетчика 5 непосредственно, а поток цикловых импульсов - через первый управляемый делитель 11 частоты. При этом коэффициент деления частоты следования импульсов в этом первом управляемом делителе 11 частоты жестко связан (через первый дешифратор 1) с

5 1743008 6

состоянием первого реверсивного счетчика 5. Чем больше код состояния первого реверсивного счетчика 5, тем меньше коэффициент деления частоты следования импульсов в первом управляемом делителе 11 часто- 5 ты и наоборот. В установившемся режиме коэффициент деления частоты следования импульсов в первом управляемом делителе 11 частоты автоматически устанавливается · таким, что частота поступления, импульсов 10 на вычитающий вход первого реверсивного счетчика 5 уравнивается со средней частотой-поступления импульсов обнаружения ошибок на суммирующем входе. Из-за слу- . чайного характера потока сигналов обнару- 15 жения ошибок код состояния первого реверсивного счетчика 5 будет постоянно колебаться в некотором диапазоне. Для повышения статистической стабильности оценки состояния канала первым дешифра- 20 тором 1 анализируются не все разряды, первого реверсивного счетчика 5, а только, группа старших разрядов, код которых изменяется лишь при изменении средней частоты импульсов обнаружения ошибок в 25 анализаторе 20. _;

Таким образом в установившемся режиме код старших разрядов первого реверсивного счетчика 5 будет сохраняться на протяжении всего квазистационарного со- 30 стояния канала связи. В соответствии с кодом состояния этого счетчика на ' соответствующем выходе первого дешиф- . ратора 1 будет формироваться и сохраняться единичный сигнал, соответствующий 35 текущему состоянию канала передачи данных по частости появления кодовых блоков с обнаруженными ошибками. Одновременно по этому же сигналу будет устанавливаться и соответствующий данному 40 текущему состоянию канала коэффициент деления частоты следования импульсов в первом управляемом делители 11 частоты, а также в третьем управляемом делителе 13 частоты. 45

Если же средняя частота появления сигналов обнаружения ошибок на выходе элемента ИЛИ 9 будет увеличиваться, то код первого реверсивного счетчика 5 также начнет постепенно увеличиваться. Как только 50 изменения кода затронут группу старших разрядов первого реверсивного счетчика 5, изменится и выходной сигнал первого дешифратора 1 - единичный сигнал появится на более старшем выходе. По этому сигналу 55 в первом управляемом делителе 11 частоты ; уменьшится коэффициент деления частоты следования импульсов и частота импульсов на выходе первого управляемого делителя 11 частоты увеличится. Если частота Следования этих импульсов снова окажется меньше средней частоты поступления сигналов обнаружения ошибок, то через некоторое время код группы старших разрядов первого реверсивного счетчика 5 снова увеличится, а единичный сигнал на выходе первого дешифратора 4 появится на следующем старшем выводе. Это приведет к новому уменьшению коэффициента деления частоты следования импульсов в первом управляемом делителе 11 частоты. Так будет продолжаться до тех пор, пока частота следования импульсов на выходе первого управляемого делителя частоты 11 не выравняется со средней частотой поступления сигналов обнаружения ошибок из анализатора 20.

Аналогично при уменьшении средней частоты поступления сигналов обнаружения ошибок код старших разрядов первого реверсивного счетчика 5 будет уменьшаться, в соответствии с ним будет изменяться выходной сигнал первого дешифратора 1 и соответственно увеличиваться коэффициент деления частоты следования импульсов в первом управляемом делителе 11 частоты. Это будет происходить до тех пор, пока при каком-то определенном коде состояние первого реверсивного счетчика. 5 вновь не установится равновесие между средней частотой поступления сигналов обнаружения ошибок и частотой следования импульсов на выходе первого управляемого делителя частоты 11.

Таким образом осуществляется непрерывное отслеживание средней частоты появления кодовых комбинаций с обнаруженными ошибками.

Для того, чтобы не нарушалось нормальное функционирование устройства при выходе контролируемого параметра за допустимые пределы, введены первый 15 и второй 16 элементы запрета. Если частота появления блоков с обнаруженными ошибками временно достигнет или превысит верхний предел (в первом реверсивном счетчике 5 установится максимальный код), то выходной единичный сигнал первого дешифратора 1 появится на самом старшем выходе. Этот сигнал поступит на первый элемент 15 запрета и заблокирует поступление импульсов на суммирующий вход первого реверсивного счетчика 5. Далее под действием импульсов, поступающих на вычитающий вход, код состояния этого счетчика начнет постепенно уменьшаться и наступит момент, когда.код группы старших разрядов уменьшится· на единицу и снимется единичный сигнал со старшего выхода первого дешифратора 1. Первый элемент 15

7 1743008 8

запрета откроется и начнет вновь пропускать импульсы на суммирующий вход первого реверсивного счетчика 5. Аналогично происходит, если частота сигналов обнаружения ошибок временно установится мень- 5 ше нижнего допустимого предела. В этом . случзе сигнал с первого младшего разряда первого дешифратора 1 блокирует на втором элементе запрета 16 поступление импульсов на вычитающий вход первого 10 реверсивного счетчика 5. Далее под действием потока импульсов на суммирующем входе первого реверсивного счетчика 5 код состояния этого счетчика начнет увеличиваться и, когда код группы старших разря- 15 дов этого счетчика увеличится на единицу, единичный сигнал с первого (младшего) выхода первого дешифратора 1 снимется, второй элемент 16 запрета откроется и вся описанная цепочка возвратится в нормаль- 20 ный режим работы. Многократное появление единичных сигналов на крайних выходах первого дешифратора 1будет говорить о длительном выходе контролируемого параметра за соответствующий предел. 25 Таким образом коэффициент деления . частоты следования импульсов в первом управляемом делителе 11 частоты, задаваемый выходным сигналом дешифратора 1, в соответствии с установившимся кодом стар- 30 ших разрядов первого реверсивного счетчика 5. будет однозначно характеризовать частость появления кодовых блоков с обнаруженными ошибками.

Кроме того, формируется оценка состо- 35 яния канала по степени группирования ошибок в кодовых комбинациях. Каждому состоянию канала связи характерно свое распределений кратности ошибок - Р(т,п), где т - количество ошибок в кодовом блоке; 40 η - длина кодового блока. Соответственно при известной структуре каскадного кода · каждому состоянию канала будет соответствовать определенное соотношение между . количеством блоков с ошибками, обнару- 45 женными первым декодером N001. количеством блоков с ошибками, дополнительно обнаруженными вторым декодером N002 й общим количеством кодовых блоков с обна руженными ошибками (N001 + N002). 50

. Чем меньше кратность ошибок в канале, тем большак доля искаженных кодовых блоков будет обнаружена на первом же этапе декодирования и меньшая дополнительно на втором этапе декодирования. И 55 наоборот, чем выше краткость ошибок в канале, тем меньшая доля искаженных блоков будет обнаружена на первом этапе декодирования и большая доля будет дополнительно обнаружена на втором этапе

декодирования. Предполагается, что кодовое расстояние каскадного кода с увеличением количества каскадов кода увеличивается.

Таким образом, если взять отношение количества искаженных кодовых блоков с ошибками, дополнительно обнаруженными на втором этапе декодирования, к общему количеству кодовых блоков с обнаруженными ошибками, то получим оценку степени группирования ошибок в канале

' Ι+Κ

Μ Μ Σ Νοοι

N002 _ N002 -1 = 1

N001 + N002 2,

Σ N«4 2 ΝοοΓ

1=1 1=1--1

(2)

где I = 2 - номер каскада, для которого производится оценка:

к = 0 - количество последующих каскадов кода.

По величине отношения (2) можно судить также о верности передаваемой информации как функции кратности ошибок. При неизменной структуре и кодовом расстоянии каскадного кода увеличение кратности ошибок порождает снижение верности передаваемой информации и, наоборот, уменьшение кратности ошибок сопровождается повышением верности передачи информации.

Затем: в устройстве сравнивается поток сигналов ошибок, дополнительно обнаруг женных вторым декодером 22, с полным потоком сигналов обнаружения ошибок в анализаторе 20. Первый поток, как менее интенсивный, подается на суммирующий вход второго реверсивного счетчика 19 непосредственно, а второй, как более интенсивный,- через четвертый управляемый делитель 14 частоты следования импульсов. Выходной сигнал второго дешифратора 4 в установившемся режиме задает коэффициент деления частоты следования импульсов в четвертом управляемом делителе 14 частоты и одновременно характеризует состояние канала по степени группирования ошибок. Третий 17 и четвертый 18 элементы запрета управляются сигналами с выходов второго дешифратора 4. Оценка состояния канала по вероятности необнаруженной ошибки формируется путем свертки двух ранее полученных оценок. При этом для получения относительной оценки учитывать , показатель степени второго сомножителя нет необходимости.

9 1743008 10

Свертка образуется путем модуляции частоты следования тактовых импульсов во втором 12 и третьем 13 управляемых делителях частоты, Коэффициенты деления которых однозначно определяются выходными сиг на- 5 лами соответственно первого 1 и второго 4 дешифраторов. Интервалы между импульсами модулйрованной последовательности (на выходе третьего управляемого делителя 13 частоты) заполняются немодулированной по- 10 следовательностью тактовых импульсов. Количество тактовых импульсов, поступающих на вход счетчика 2 за интервал между импульсами в модулированной последовательности, характеризует обобщенное состояние канз- 15 ла. Каждый импульс с выхода третьего управляемого делителя 13 стробирует дешифратор 6 и на соответствующем его выходе формируется единичный сигнал текущего обобщенного состояния канала. Затем эти же .20 импульсы, пройдя через блок 7. сбрасывают счетчик 2 -в исходное состояние и цикл подсчета импульсов повторяется. Шаг, с которым изменяется коэффициент деления частоты следования импульсов во втором 12 25 и третьем 13 управляемых делителях частоты, в целях обеспечения максимального быстродействия устройства целесообразно выбирать минимальным.

При необходимости получения абсо- 30 лютной оценки состояния канала по вероятности необнаруженной ошибки необходимо учесть показатель степени второго сомножителя Δη/ Δη-1. При Δη/Δ п-ι = 1 шаг изменения коэффициента деления во вто- 35 ром 12 и третьем 13 управляемых делителях частоты должен быть одинаков, при Δη/Δ п-1 = 2 - шаг изменения коэффициента деления во втором управляемом делителе 12 частоты должен быть в два раза 40 больше, чем в третьем управляемом делителе 13 частоты, при Δη/Δ п-1 = 0,5 - наоборот, в два раза меньше, чем во втором управляемом делителе 13 частоты. Аналогично при других возможных значениях 45 Δη/ Δπ-ι.

Формулаизобретения

Устройство контроля каналов передачи 50 данных, содержащее анализатор принимаемых сигналов, соответствующий вход которого является информационным входом устройства, элемент ИЛИ, первый реверсивный счетчик, первый дешифратор, блок 55 импульсных линий задержки, счетчик, дешифратор номера состояния канала, выходы которого являются выходами устройства, отличающееся тем, что, с целью

повышения достоверности контроля; введены первый и второй элементы И, первые входы которых соединены соответственно с первым и вторым выходами анализатора принимаемых сигналов, а выходы первого и второго элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, первый, второй, третий и четвертый элементы запрета, первый, второй, третий и четвертый управляемые делители частоты, элемент НЕ, вход и выход которого соединены соответственно с первым выходом анализатора принимаемых сигналов и вторым входом второго элемента И, второй реверсивной счетчик, суммирующий и вычитающий входы которого соединены соответственно с выходами третьего и четвертого элементой запрета, второй дешифратор, входы которого соединены с соответствующими выходами второго реверсивного счетчика, а выходы второго дешифратора соединены с запрещающими входами третьего и четвертого элементов запрета и управляющими входами второго и четвертого управляемых делителей частоты, выход элемента ИЛ И соединен с импульсным входом четвертого управляемого делителя частоты, выход которого соединен с входом четвертого элемента запрета, и с входом первого элемента запрета, выход которого соединен с суммирующим входом первого реверсивного счетчика, вычитающий вход которого соединен с выходом второго элемента запрета, вход которого соединен с выходом первого управляемого делителя частоты, соответствующие выходы первого реверсивного счетчика соединены с входами первого дешифратора; выходы которого являются первым дополнительным выходом устройства и соединены соответственно с запрещающими входами первого и второго элементов запрета и с управляющими входами первого и второго управляемых делителей частоты, выход второго элемента И соединен с входом третьего элемента запрета, выход второго управляемого делителя частоты соединен с входом третьего управляемого делителя частоты, выход которого соединен о синхронизирующим входом дешифратора номера состояния канала и входом блока импульсных линий задержки, выход которого соединен с установочным входом счетчика, выходы которого соединены с соответствующими входами дешифратора номера состояния канала, причем анализатор принимаемых сигналов выполнен в виде двух последовательно соединенных декодеров, вход первого из которых является входом анализатора принимаемых сигналов, объединенные вто11

1743008

12

рые входы декодеров соединены с импульсным входом второго управляемого делителя частоты и информационным входом счетчика и являются тактовым входом устройства, объединенные третьи входы декодеров соединены с соответствующими входами первого и второго элементов И и импульсным входом первого управляемого делителя частоты и является циклическим входом устройства, вторым дополнительным выходом

5 которого являются выходы второго дешифратора.

Claims (3)

1. Использование: в системах передачи данных контроля состояния каналов.
2. Сущность изобретения: устройство Содержит два дешифратора 1 и 4, счетчик 2, элемент НЕ 3, два реверсивных.счетчика 5 и 19, де-

   >

   шифратор номера'состояния канала 6, блок

   7 импульсных линий задержки, элементы И

   8 и 10, элемент ИЛИ 9, управляемые делители частоты 11-14, элементы запрета 15-18, анализатор 20 принимаемых’ сигналов, два декодера 21 и 22, 21-22, 20-8-9, 20-10-9, 20-3-10,15-5-1,11-16-5-1,1-11,1-13,1213-7-2-6, 13-6, 10-17-19-20,14-18-19-20, 20-18,20-17,20-12,20-14,1-15,1-16,9-15, 9-14,20-11,20-12,20-2. Повышение достоверности контроля достигается за счет того, что канал оценивается дополнительно еще по трем параметрам. 1 ил.

   1743008 А1
3. 3 1743008 4