SU1573542A1 - Устройство дл контрол качества канала св зи - Google Patents
Устройство дл контрол качества канала св зи Download PDFInfo
- Publication number
- SU1573542A1 SU1573542A1 SU884494342A SU4494342A SU1573542A1 SU 1573542 A1 SU1573542 A1 SU 1573542A1 SU 884494342 A SU884494342 A SU 884494342A SU 4494342 A SU4494342 A SU 4494342A SU 1573542 A1 SU1573542 A1 SU 1573542A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- counter
- input
- output
- state
- decoder
- Prior art date
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Изобретение относитс к технике электросв зи. Цель изобретени - уменьшение времени контрол . Устройство содержит реверсивный счетчик 1, делитель 2 с переменным коэффициентом делени , блок 3 весовых коэффициентов, суммирующий счетчик 4, счетчик 5, счетчик 6 состо ни , преобразователь 7 кодов, дешифратор 8, элемент ИЛИ 9. В устройстве последовательно осуществл етс оценка соответстви состо ни канала св зи заданным дл разных веро тностей ошибки состо ни канала. В случае, когда уровень ошибок дл соответствующего состо ни канала превышает заданный в дешифраторе 8, формируетс сигнал о неудовлетворительном состо нии канала св зи. 1 ил.
Description
(21)4494342/24-09
(22)08.09.88
(46) 23.06.90, Бюл, № 23 (7J) Р занский радиотехнический институт
(72) Л,П.Коричнев, С.И.Лаврентьев и А.Н.Пылькин
(53)621.395.666 (088.8)
(56)Авторское свидетельство СССР № 571.919, кл. Н 04 В 3/46, 1976.
(54)УСТРОЙСТВО ДЛЯ КОНТРОЛЯ КАЧЕСТВА КАНАЛА СВЯЗИ
(57)Изобретение относитс к технике , электросв зи. Цель изобретени уменьшение времени контрол . Устройство содержит реверсивный счетчик 1, делитель 2 с переменным коэффициентом делени , блок 3 весовых коэффициентов, суммирующий счетчик 4, счетчик 5, счетчик 6 состо ни , преобразователь
7кодов, дешифратор 8, элемент ИЛИ 9,
8устройстве последовательно осуществл етс оценка соответстви со сто ни канала св зи заданным дл разных веро тностей ошибки состо ни канала. В i. . случае, когда уровень ошибок дл соответствующего состо ни канала превышает заданный в .дешифраторе 8 формируетс сигнал о неудовлетворительном состо нии канала св зи. 1 ил.
Сл J
со СП
4
Ю
Изобретение относитс к технике электросв зи и может использопатьс л автоматического контрол состо и канала св зи с измен ющимис параетрами .
Цель изобретени - уменьшение времени контрол .
На чертеже представлена структурна электрическа схема предлагаемого JQ стройства.
Устройство дл контрол качества канала св зи содержит реверсивный счетчик 1, делитель 2 с переменным коэффициентом делени , блок 3 весовых 5 коэффициентов, суммирующий счетчик 4, счетчик 5, счетчик 6 состо ни , преобразователь 7 кодов, дешифратор 8 и элемент ИЛИ 9.
Устройство работает следующим об- 20 разом.
В исходном состо нии реверсивный счетчик 1, суммирующий счетчик 4 и счетчики 5 и 6 установлены в нулевое 25 состо ние. Этому состо нию счетчика 6 состо ни соответствует максимальный уровень помех. счетчика 6 преобразуетс преобразователем 7 кодов и поступает на управл ющие вхо- 30 ды делител 2 с переменным коэффициентом делени , В этом случае с синхронизирующего входа через делитель 2 на вычитающий вход реверсивного счетчи- ка 1 поступают импульсы с максималь- 35 ной заданной частотой повторени , которые при малом числе импульсов ошибок , поступающих на суммирующий вход реверсивного счетчика 1 с декодирующего устройства (не показан), быстро Q переводит его в область значений, соответствующих по достижении заданного порога состо нию канала Хорошее, Это состо ние выдел етс дешифратором 8 по кодам со счетчика 6 состо ни и д реверсивного счетчика 1 и выдаетс сигнал Хорошее о состо нии канала с второго выхода устройства, и анализ продолжаетс . Если число ошибочно прин тых символов велико и превышает ло импульсов, поступающих на вычитающий вход реверсивного счетчика 1, то при достижении порогового значени кода дешифратора 8 через элемент ИЛИ 9 выдаетс сигнал о неудовлетворительном состо нии канала с третьего выхода ус- тройства. При примерном равенстве числа импульсов, поступающих на суммирующий и вычитающий входы реверсивного
счетчика 1, коды его состо ний не превышают пороговых -значении, задаваемых дешифратором 8, и анализ продолжаетс . Соответственно новому состо нию счетчика 6 увеличиваетс коэффициент делени делител 2 и уменьшаетс частота повторени импульсов, поступающих на вычитающий вход реверсивного счетчика I, Соответственно второму состо нию счетчика 6 измен ютс и значени порогов, определ емые дешифратором 8, Процедура оценки состо ни канала осуществл етс аналогично описанному дл первого состо ни канала, Если по окончании длительности анализа , соответствующей второму состо нию канала, не выдан сигнал о неудовлетворительном качестве канала, импульсом с выхода счетчика 5 счетчик 6 переключаетс в третье состо ние и процедура оценки качества канала повтор етс ,
Таким образом, последовательно осуществл етс оценка соответстви состо ни канала св зи заданным дл разных веро тностей ошибки состо нием канала, В случае, когда уровень ошибок дл соответствующего состо ни канала превысит заданный, в дешифраторе 8 формируетс сигнал о неудовлетворительном состо нии канала св зи. Этот же сигнал через элемент ИЛИ 9 выдаетс на третий выход устройства и мо- жут служить синхронизирующим сигналом дл кода номера состо ни , выдаваемого со счетчика 6 на выход устройства, Все счетчики устанавливаютс в исходное состо ние и оценка качества канала продолжаетс , В этом случае, если состо ние канала св зи соответствует заданным значени м веро тности ошибки т,е. выдаетс сигнал о хорошем состо нии канала при максимальном диапазоне измерений, оценка качества канала также вновь осуществл етс с исходного состо ни ,
Дл вы влени пачек ошибок длительности меньшей, чем минимальна длительность оценки состо ни канала предназначены блок 3 весовых коэффициентов и суммирующий счетчик 4, В последний периодически осуществл етс запись кодов состо ний реверсивного счетчика 1 с весами, равными нулю при малом числе ошибочно прин тых символов , с весом единицы при большом их числе и весом 0,5 при среднем числе ошибочно прин тых символов. В этом
случае счет суммирующим счетчиком 4 начинаетс с начального кода завис - щего от состо ни канала на предыдущем этапе. При по влении пачки помех суммирующим счетчиком 4 формируетс сигнал о неудовлетворительном состо нии канала , выдаваемый на выход устройства через элемент ИЛИ 9. Этим же сигналом осуществл етс установка всех счетчи- ков в исходное состо ние и процедура анализа повтор етс . Дешифратор 8 преставл ет собой двухступенчатый матричный дешифратор, перва ступень которого дешифрирует состо ние реверсивного счетчика 1 и счетчика 6 состо ни . Втора ступень осуществл ет логическое умножение первой ступени, после чего на двух элементах ИЛИ (не показан ) собираютс сигналы, соответствующие хорошему и неудовле творительным состо ни м канала св зи. Иначе дешифратор 8 можно реализовать в виде программируемого посто нного запоминающего устройства с двум выходами и числом входов, равным сумме числа выходов реверсивного счётчика 1 и счетчика 6,
Claims (1)
- Формула изобретениУстройство дл контрол качества канала св зи, содержащее последовательно соединенные реверсивный счетСоставитель Е,Голуб Редактор Н.РогуличТехред л.СердюковаКорректор С.ЧерниЗаказ 1647Тираж 530ээВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Посква, Ж-35, Раушска наб., д. 4/5чик,, блок весовых коэффициентов и суммирующий счетчик, счетный вход которого соединен с суммирующим входом реверсивного счетчика и вл етс информационным входом устройства, делитель с переменным коэффициентом делени , вход которого вл етс синхронизирующим входом устройства, а выход подключен к вычитающему входу реверсивного счетчика, отличающеес тем, что, с целью уменьшени времени контрол , введены последовательно соединенные дешифратор, первый вход которого соединен с выходом реверсивного счетчика, и элемент ИЛИ, второй вход которого соединен с выходом суммирующего счетчика, последовательно соединенные счетчик, вход которого соединен с входом делител с переменным коэффициентом делени , счетчик состо ни и преобразователь кодов, выход которого соединен с управл ющим входом делител с переменным коэффициентом делени , выход счетчика состо ни соединен с вторым входом дешифратора и вл етс первым выходом устройства, второй выход дешифратора вл етс вторым выходом устройства , выход элемента ИЛИ соединен с входами установки нул счетчика, счетчика состо ни , суммирующего счетчика и реверсивного счетчика, и вл етс третьим выходом устройства.Подписноеээобр Рау
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884494342A SU1573542A1 (ru) | 1988-09-08 | 1988-09-08 | Устройство дл контрол качества канала св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884494342A SU1573542A1 (ru) | 1988-09-08 | 1988-09-08 | Устройство дл контрол качества канала св зи |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1573542A1 true SU1573542A1 (ru) | 1990-06-23 |
Family
ID=21404278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884494342A SU1573542A1 (ru) | 1988-09-08 | 1988-09-08 | Устройство дл контрол качества канала св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1573542A1 (ru) |
-
1988
- 1988-09-08 SU SU884494342A patent/SU1573542A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5134632A (en) | Decoding binary-coded transmissions | |
US4206323A (en) | Dual tone multifrequency signal receiver | |
SU1573542A1 (ru) | Устройство дл контрол качества канала св зи | |
GB1562121A (en) | Tone signal detecting circuits | |
US4280218A (en) | False alarm processor | |
SU1566503A1 (ru) | Цифровой частотный детектор | |
SU798659A1 (ru) | Устройство оценки сигнала | |
Jovanovic | Acquisition of frequency-hopping spread spectrum signals by sequential detection | |
SU1743008A1 (ru) | Устройство контрол каналов передачи данных | |
US4002989A (en) | Programmable low pass digital filter of analog signal | |
SU1088143A2 (ru) | Устройство дл обнаружени ошибок бипол рного сигнала | |
SU1465827A1 (ru) | Устройство дл измерени отношени сигнал/шум | |
SU1580545A1 (ru) | Устройство дл обнаружени потери импульсов | |
SU1075424A1 (ru) | Устройство дл контрол качества канала св зи | |
SU1628193A1 (ru) | Устройство дл подавлени помех | |
SU1748226A1 (ru) | Устройство автоматической дискретной регулировки чувствительности радиоприемника | |
JPS59112745A (ja) | 非同期2値信号伝送方式 | |
SU725238A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU1617653A1 (ru) | Приемник частотно-манипулированного сигнала | |
SU834907A1 (ru) | Устройство дл анализа импульсныхпОСлЕдОВАТЕльНОСТЕй | |
SU1601607A1 (ru) | Устройство дл селекции сигналов поверки времени | |
SU1680071A1 (ru) | Устройство дл временной селекции кардиосигналов | |
SU1653167A1 (ru) | Устройство дл приема двоичной информации | |
SU1372605A1 (ru) | Многоканальное устройство дл выделени сигналов | |
SU1297241A2 (ru) | Способ контрол цифровой системы св зи |