SU1742813A1 - Data processor - Google Patents
Data processor Download PDFInfo
- Publication number
- SU1742813A1 SU1742813A1 SU904798124A SU4798124A SU1742813A1 SU 1742813 A1 SU1742813 A1 SU 1742813A1 SU 904798124 A SU904798124 A SU 904798124A SU 4798124 A SU4798124 A SU 4798124A SU 1742813 A1 SU1742813 A1 SU 1742813A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- switch
- output
- register
- information input
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в вычислительных устройствах и системах. Целью изобретени вл етс сокращение аппаратурных затрат. Устройство дл обработки данных содержит регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый и второй регистры сдвига, коммутатор переноса, триггер признака, дешифратор команд и выходной коммутатор. 3 ил., 1 табл.The invention relates to computing and can be used in computing devices and systems. The aim of the invention is to reduce hardware costs. The device for processing data contains the first operand register, the second operand register, the input switch, the operand switch, the intermediate register, the arithmetic logic unit, the first and second result switches, the counter, the first and second shift registers, the transfer switch, the trigger trigger, the command decoder, and output switch 3 ill., 1 tab.
Description
Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах и системах.The invention relates to computing and can be used in computers and systems.
Известно устройство дл суммировани нескольких последовательно поступающих чисел, содержащее два регистра, счетчик, оперативное запоминающее устройство, вы- читатель, накапливающий сумматор и формирователь импульсов, в котором производитс накопление результата суммировани .A device for summing several successively incoming numbers is known, which contains two registers, a counter, a random access memory, a detractor, an accumulator, and a pulse shaper, in which the accumulation of the summation is performed.
Недостатком устройства вл етс его сложность и отсутствие логических операций .The drawback of the device is its complexity and the absence of logical operations.
Известно арифметическое устройство, содержащее регистры операндов, вспомогательные регистры, основной и байтовый сумматоры, коммутаторы и регистры сумматоров .Known arithmetic unit containing registers of operands, auxiliary registers, main and byte adders, switches and registers adders.
Недостатком данного АУ вл етс его сложность и отсутствие операций накоплени при суммировании нескольких чисел.The disadvantage of this AC is its complexity and the lack of accumulation operations when summing up several numbers.
Наиболее близким к предлагаемому вл етс вычислительное устройство, содержащее регистры первого и второго операндов, регистр состо ни , сметчик циклов , блок регистров общего назначени , регистр информации, регистр данных, арифметико-логический блок, сдвигатель, входной коммутатор второго операнда, коммутаторы первого и второго операндов, блок микропрограммного управлени , две схемы сравнени с нулем, схему сравнени , дешифратор разр дов множител , коммутатор данных и коммутатор информации, коммутатор признаков, регистр признаков и схему сравнени с константой, причем выходы коммутаторов первого и второго операндов соединены с соответствующими информационными входами арифметико- логического блока, выход результата которого соединен с входом первой схемы сравнени с нулем, выход которого соеди2Closest to the present invention is a computing device comprising registers of the first and second operands, a state register, cycle estimator, general registers block, information register, data register, arithmetic logic unit, shifter, input switch of the second operand, switches of the first and second operands, firmware control unit, two comparison circuits with zero, comparison circuit, multiplier bits decoder, data switch and information switch, feature switch, feature register and a comparison circuit with a constant, the outputs of the switches of the first and second operands are connected to the corresponding information inputs of the arithmetic logic unit, the output of which is connected to the input of the first comparison circuit with zero, the output of which is 2
о© ыabout © s
ней с первым входом услови перехода блока микропрограммного управлени , вход начального адреса и тактовый вход которого соединены соответственно с входом запуска и тактовым входом устройства, информационна шина которого соединена с первым информационным входом входного коммутатора второго операнда и с выходом регистра информации, выходы регистра состо ни и регистра первого операнда соединены соответственно с первым и вторым информационными входами сдви- гател , выход входного коммутатора второго операнда соединен с информационным входом регистра второго операнда, выход которого соединен с информационным входом коммутатора второго операнда, выход регистра первого операнда соединен с информационным входом коммутатора первого операнда, выходы двух младших разр дов регистра данных соединены соответственно с входами разр дов дешифратора разр дов множител , выход счетчика циклов соединен с входом второй схемы сравнени с нулем, выход которой соединен с входом услови перехода блока микропрограммного управлени , третий вход услови перехода которого соединен с выходом схемы сравнени , первый вход которой соединен с четвертым входом услови перехода блока микропрограммного управлени и с выходом старшего разр да регистра второго операнда, выход коммутатора данных соединен с информационным входом регистра данных, выходы с первого по тридцатый блока микропрограммного управлени соединены соответственно с входом разрешени приема регистра состо ни , с входом разрешени приема, адресными входами с первого по четвертый и с входом разрешени чтени блока регистров общего назначени , с входами разрешени приема и чтени регистра информации, с управл ющим входом входного коммутатора второго операнда, с входом разрешени приема регистра первого операнда, с входом разрешени приема регистра второго операнда, с управл ющим входом коммутатора первого операнда, с управл ющим входом коммутатора второго операнда, с первым и вторым входами управлени функци ми сдвигател , с входами разрешени чтени сдвигател и арифметико-логического блока, с входами с первого по п тый вида операции арифметико-логического блока, с управл ющим входом разрешени приема дешифратора разр дов множител , с входом разрешени приема регистра данных, с первым и вторым управл ющими входами коммутатора информации, с входом разрешени приема, суммирующим и вычитающим входами счетчика циклов, выходы блока регистров общего назначени , регистра информации и коммутатора информацииIt with the first input of the condition of the transition of the firmware control block, the input of the starting address and the clock input of which are connected respectively to the start input and the clock input of the device, the information bus of which is connected to the first information input of the second operand switch and the register output and the register of the first operand is connected respectively to the first and second information inputs of the shifter, the output of the input switch of the second operand is connected to the information the ion input of the second operand register, the output of which is connected to the information input of the second operand switch, the output register of the first operand is connected to the information input of the first operand switch, the outputs of two lower bits of the data register are connected respectively to the inputs of the bits of the multiplier digit decoder, the output of the cycle counter is connected with the input of the second comparison circuit with zero, the output of which is connected to the input of the transition condition of the firmware control block, the third input of the transition condition of which dinene with the output of the comparison circuit, the first input of which is connected to the fourth input of the transition condition of the microprocessor control unit and the output of the high bit of the second operand register, the output of the data switch is connected to the information input of the data register enable the status register, with the enable input, address inputs one through four, and the read enable input of the general purpose register, with input enablements and readings of the information register, with a control input of the second operand input switch, with a reception enable input of the first operand register, with a reception input register of the second operand, with a control input of the first operand switch, with a control input of the second operand switch, s the first and second inputs of the shift function controls, with the read resolution inputs of the shifter and the arithmetic logic unit, with the inputs from the first to the fifth type of operation of the arithmetic logic unit, with control The input of the enable resolution of the descrambler of the multiplier bits, with the enable input of the data register reception, with the first and second control inputs of the information switch, with the reception enable input, summing and subtracting inputs of the cycle counter, the outputs of the general registers, information register and information switch
объединены и соединены с информационным входом регистра первого операнда, с третьим информационным входом сдвигател , выход регистра информации соединен с вторым информационным входом входного коммутатора второго операнда, информационна шина устройства соединена с первым информационным входом регистра информации, выход сдвигател и выход результата арифметико-логического блокаcombined and connected to the information input of the first operand register, with the third information shifter input, information register output connected to the second information input of the second operand input switch, device information bus connected to the first information register information input, shift output and output of the arithmetic logic unit
объединены и соединены с информационными входами регистра состо ни , блока регистров общего назначени и счетчика циклов, с вторым информационным входом регистра информации, с первыми информационными входами коммутатора данных соединен с вторыми информационными входами коммутатора данных и коммутатора информации , третий информационный вход которого соединен с выходом первой схемыcombined and connected to the information inputs of the status register, the block of general purpose registers and the cycle counter, with the second information input of the information register, with the first information inputs of the data switch are connected to the second information inputs of the data switch and information switch, the third information input of which is connected to the output of the first scheme
сравнени с нулем, выходы дешифратора разр дов множител и схемы сравнени с константой соединены соответственно с п тым и шестым входами услови перехода блока микропрограммного управлени ,comparison with zero, the outputs of the decoder of the multiplier bits and the comparison circuit with a constant are connected respectively to the fifth and sixth inputs of the transition condition of the microprogram control unit,
седьмой вход услови перехода которого соединен с вторым входом схемы сравнени , с первым входом схемы сравнени с константой , с первым информационным входом коммутатора признаков и с выходомthe seventh input of the transition condition of which is connected to the second input of the comparison circuit, with the first input of the comparison circuit with a constant, with the first information input of the feature switch and with the output
младшего разр да регистра данных, выход первой схемы сравнени с нулем соединен с вторым информационным входом коммутатора признаков, выход которого соединен с информационным входом регистра признаков , выход которого соединен с восьмым входом услови перехода блока микропрограммного управлени , выходы второго и третьего разр дов регистра признаков соединены с вторым входом схемы сравнени the lower bit of the data register, the output of the first comparison circuit with zero is connected to the second information input of the feature switch, the output of which is connected to the information input of the sign register, the output of which is connected to the eighth input of the transition condition of the microprogram control unit, the outputs of the second and third bits of the sign register are connected with the second input of the comparison circuit
с константой, третий вход которой соединен с выходом старшего-разр да регистра второго операнда, выход переноса арифметико-логического блока соединен с третьим информационным входом коммутатора данных и с третьим информационным входом коммутатора признаков, четвертый, п тый и шестой информационные входы которого соединены соответственно с выходами младшего и двух старших разр дов регистра первого операнда, выходы с тридцать первого по тридцать шестой блока микропрограммного управлени соединены соответственно с входом начальной установки регистра признаков, с первым и вторым управл ющими входами коммутатора признаков , с входами разрешени приема нулевого , первого, второго и третьего разр дов регистра признаков.with the constant, the third input of which is connected to the high-order output of the second operand register, the transfer output of the arithmetic logic unit is connected to the third information input of the data switch and the third information input of the feature switch, the fourth, fifth and sixth information inputs of which are connected respectively to the outputs of the low and two high bits of the register of the first operand, the outputs from the thirty-first to the thirty-sixth block of the firmware control are connected respectively to the input of the initial installation of the register of attributes, with the first and second control inputs of the switch of attributes, with the inputs of the reception of the zero, first, second and third bits of the register of attributes.
Целью изобретени вл етс сокращение аппаратурных затрат.The aim of the invention is to reduce hardware costs.
Поставленна цель достигаетс тем, что в устройство дл обработки данных, содержащее регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр , арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый регистр сдвига, коммутатор переноса , триггер признака и дешифратор команд, причем входы первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами входного коммутатора, выход которого соединен с информационным входом регистра второго операнда, выход которого соединен с первым информационным входом коммутатора операндов, вход задани вида операции устройства соединен с первым информационным входом дешифратора команд , тактовый вход устройства соединен с входами разрешени записи регистра первого операнда, регистра второго операнда, первого регистра сдвига, триггера признака , промежуточного регистра и с тактовым входом дешифратора команд, выход результата арифметико-логического блока соединен с первым информационным входом первого коммутатора результата, выход регистра первого операнда соединен с первым информационным входом второго коммутатора результата, с первого по дев тый выходы дешифратора команд соединены соответственно со входами разрешени записи и разрешени счета счетчика, с управл ющими входами входного коммутатора и коммутатора операндов, с входом задани вида операции арифметико-логического блока, с управл ющими входами первого коммутатора результата, второго коммутатора результата и коммутатора переноса , с входом задани режима первого регистра сдвига, введены второй регистр сдвига и выходной коммутатор, причем вход второго операнда устройства соединен с вторым информационным входом коммутатора операндов, третий информационный вход которого соединен с выходом регистра первого операнда и с информационным входом счетчика, выход которого соединен с вторым информационным входом второго коммутатора результата, выход которого соединен с параллельным информационным входом второго регистра сдвига, выходы младшего и старшего разр дов которого соединены соответственно с первым и вторымThe goal is achieved in that a data processing device comprising a first operand register, a second operand register, an input switch, an operand switch, an intermediate register, an arithmetic logic unit, first and second result switches, a counter, a first shift register, a transfer switch, the trigger of the feature and the command decoder, with the inputs of the first and second operands of the device connected respectively to the first and second information inputs of the input switch, the output of which is connected to the information The input of the second operand register, the output of which is connected to the first information input of the operand switch, the input of the device operation type setting is connected to the first information input of the command decoder, the device clock input is connected to the resolution inputs of the first operand register, second operand register, first shift register, trigger sign, intermediate register and clock input of the command decoder, the output of the result of the arithmetic logic unit is connected to the first information input of the first On the result switch, the output of the first operand register is connected to the first information input of the second result switch, the first to ninth outputs of the command decoder are connected respectively to the write enable and count counter enable inputs, to the control inputs of the input switch and operand switch, to the type set input the operations of the arithmetic logic unit, with the control inputs of the first result switch, the second result switch and the transfer switch, with the input of the first mode the shift register, entered the second shift register and the output switch, and the second operand input of the device is connected to the second information input of the operands switch, the third information input of which is connected to the output of the first operand register and to the information input of the counter, the output of which is connected to the second information input of the second switch The output of which is connected to the parallel information input of the second shift register, the outputs of the low and high bits of which are connected respectively with the first and second
информационными входами коммутатора переноса, третий информационный вход и выход которого соединены соответственно с входом переноса устройства и с входом 5 переноса арифметико-логического блока, выход знака которого соединен с вторым информационным входом дешифратора команд и с информационным входом триггера признака, выход которого вл етс выходомthe information inputs of the transfer switch, the third information input and the output of which are connected respectively to the transfer input of the device and to the transfer input 5 of the arithmetic logic unit, the sign output of which is connected to the second information input of the command decoder and to the information input of the trigger of the sign, the output of which is output
0 признака устройства, выход результата которого соединен с выходом выходного коммутатора , первый информационный вход которого соединен с выходом первого регистра сдвига, параллельный информацион5 ный вход которого соединен с выходом первого коммутатора результата, второй информационный вход которого соединен с первым информационным входом арифметико-логического блока, с четвертым инфор0 мационным входом коммутатора операндов и с выходом промежуточного регистра, информационный вход которого соединен с выходом коммутатора операндов, п тый информационный вход которого соединен с0 characteristics of the device, the output of which is connected to the output of the output switch, the first information input of which is connected to the output of the first shift register, the parallel information input of which is connected to the output of the first result switch, the second information input of which is connected to the first information input of the arithmetic logic unit, with the fourth informational input of the switch of operands and with the output of the intermediate register, whose information input is connected to the output of the switchboard opera data input, the fifth information input of which is connected to
5 выходом результата арифметико-логического блока, второй информационный вход которого соединен с третьим информационным входом первого коммутатора результата и с «ыходом регистра второго операнда, выход5 output of the result of the arithmetic logic unit, the second information input of which is connected to the third information input of the first result switch and with the output of the second operand register, output
0 переноса арифметико-логического блока соединен с счетным входом счетчика, с последовательным информационным входом второго регистра сдвига и вл етс выходом переноса устройства, выходы разр дов второгоThe 0 transfer of the arithmetic logic unit is connected to the counting input of the counter, with the serial information input of the second shift register and is the transfer output of the device, the outputs of the bits of the second
5 регистра сдвига соединены с соответствующими разр дами второго информационного входа выходного коммутатора, выход входного коммутатора соединен с информационным входом регистра первого операнда,The shift register 5 is connected to the corresponding bits of the second information input of the output switch, the output of the input switch is connected to the information input of the register of the first operand,
0 выход младшего разр да второго регистра сдвига соединен с последовательным информационным входом первого регистра сдвига, тактовый вход устройства соединен с тактовым входом второго регистра сдвига,0, the low-order output of the second shift register is connected to the serial information input of the first shift register, the device clock input is connected to the clock input of the second shift register,
5 с дес того по тринадцатый выходы дешифратора команд соединены соответственно со входом установки в О регистра второго операнда, с входом обнулени счетчика, с управл ющим входом выходного коммута0 тора и с входом задани режима второго регистра сдвига.5 with the tenth to the thirteenth outputs of the instruction decoder are connected respectively to the input of the setting in the second register of the operand, to the input of zeroing the counter, to the control input of the output switch and to the input of the setting of the second shift register mode.
На фиг.1 приведена структурна схема АУ; на фиг.2 - функциональна схема дешифратора команд; на фиг.З - временныеFigure 1 shows the block diagram of the AU; figure 2 is a functional diagram of the decoder commands; on fig.Z - temporary
5 диаграммы работы устройства.5 diagrams of the device.
Устройство дл обработки данных содержит входные шины 1 и 2 первого и второго операндов, входной коммутатор 3, регистры 4 и 5 первого и второго операндов, коммутатор 6 операндов, промежуточныйThe device for processing data contains input buses 1 and 2 of the first and second operands, input switch 3, registers 4 and 5 of the first and second operands, switch 6 operands, intermediate
егистр 7, арифметико-логический блок 8, ервый коммутатор 9 результата, счетчик 10, второй регистр 11 сдвига, выход 12 переноса устройства, вход 13 переноса устройства , коммутатор 14 переноса, второй коммутатор 15 результата, дешифратор 16 команд, триггер 17 признака, выходы принака 18 и результата 19 устройства, выходной коммутатор 20, первый регистр 21 сдвига, вход 22 задани вида операции устройства , тактовый вход 23 устройства.Register 7, arithmetic logic unit 8, First result switch 9, counter 10, second shift register 11, device transfer output 12, device transfer input 13, transfer switch 14, second result switch 15, command decoder 16, trigger 17, outputs 18 and the device result 19, the output switch 20, the first shift register 21, the input 22 specifies the type of device operation, the clock input 23 of the device.
Входные шины 1 и 2 первого и второго операнда устройства соединены с информационными входами входого коммутатора 3, выход которого соединен с информационными входами регистров 4 и 5 первого и второго операнда, выходы которых соединены соответственно с третьим и первым информационными входами коммутатора 6 операндов, выход которого соединен с информационным входом промежуточного регистра 7, выход которого подключен к первому информационному входу арифметико-логического блока 8, к второму информационному входу первого коммутатора 9 результата и к четвертому информационному входу коммутатора 6 операндов, второй информационный вход которого соединен с входом 2 второго операнда устройства, п тый информационный вход соединен с выходом результата арифметико-логического блока 8 и с первым информационным входом первого коммутатора 9 результата, третий информационный вход которого соединен с выходом регистра 5 второго операнда и с вторым информационным входом арифметико-логического блока 8, выход переноса которого подключен к счетному входу счетчика 10, к последовательному информационному входу второго регистра 11 сдвига и вл етс выходом 12 переноса устройства, вход 13 переноса которого соединен с третьим информационным входом коммутатора 14 переноса, первый и второй информационные входы которого подключены к выходам соответственно младшего и старшего разр дов второго регистра 11 сдвига, информационный вход которого подключен к выходу второго коммутатора 15 результата, первый информационный вход которого соединен с выходом регистра 4 первого операнда и с информационным входом счетчика 10, выход которого соединен с вторым информационным входом второго коммутатора 15 результата.The input buses 1 and 2 of the first and second operands of the device are connected to the information inputs of the input switch 3, the output of which is connected to the information inputs of registers 4 and 5 of the first and second operand, the outputs of which are connected respectively to the third and first information inputs of the switch 6 operands whose output is connected with information input intermediate register 7, the output of which is connected to the first information input of the arithmetic logic unit 8, to the second information input of the first switch 9 cut and the fourth information input of the switch 6 operands, the second information input of which is connected to the input 2 of the second operand of the device, the fifth information input connected to the output of the result of the arithmetic logic unit 8 and the first information input of the first result switch 9, the third information input of which is connected with the output of the register 5 of the second operand and with the second information input of the arithmetic logic unit 8, the transfer output of which is connected to the counting input of the counter 10, to a series The second information input of the second shift register 11 is the transfer output 12 of the device, the transfer input 13 of which is connected to the third information input of the transfer switch 14, the first and second information inputs of which are connected to the outputs of the low and high bits of the second shift register 11, respectively which is connected to the output of the second result switch 15, the first information input of which is connected to the output of the register 4 of the first operand and to the information input of the counter 10, the output of which on coupled to the second data input of the second switch 15 result.
Выход коммутатора 14 переноса соединен с входом переноса арифметико-логического блока 8, выход знака которого соединен с вторым информационным входом дешифратора 16 команд и с информационным входом триггера 17 признака, выход которого вл етс выходом 18 признака устройства, выход 19 результата которогоThe output of the transfer switch 14 is connected to the transfer input of the arithmetic logic unit 8, the sign output of which is connected to the second information input of the command decoder 16 and to the information input of the feature trigger 17, the output of which is the output 18 of the device feature, the output 19 of which
подключен к выходу выходного коммутатора 20, второй информационный вход которого соединен с выходами разр дов второго регистра 11 сдвига, первый информационный вход выходного коммутатора 20 под0 ключей к выходу первого регистра 21 сдвига, информационный вход которого соединен с выходом первого коммутатора 9 результата, последовательный вход первого регистра 21 сдвига соединен с выходомconnected to the output of the output switch 20, the second information input of which is connected to the outputs of the bits of the second shift register 11, the first information input of the output switch 20 pod0 keys to the output of the first shift register 21, the information input of which is connected to the output of the first result switch 9, the serial input of the first shift register 21 is connected to the output
5 младшего разр да второго регистра 11 сдвига, вход задани вида операции устройства соединен с первым информационным входом дешифратора 16 команд, выходы которого с первого по тринадцатый соедине0 ны соответственно с входами разрешени записи и разрешени счета счетчика 10, с управл ющими входами входного коммутатора 3 и коммутатора б операндов, с входом задани вида операции арифметико-логиче5 ского блока 8, с управл ющими входами первого и второго коммутаторов 9 и 15 результата , с управл ющим входом коммутатора 14 переноса, с входом задани режима первого регистра 21 сдвига, с входом уста0 новки нул регистра 5 второго операнда, с входом обнулени счетчика 10, с управл ющим входом выходного коммутатора 20, с входом задани режима второго регистра 11 сдвига. Тактовый вход 23 устройства соеди5 нен с входами разрешени записи регистров 4 и 6 первого и второго операндов, первого и второго регистров 21 и 11 сдвига, промежуточного регистра 7 и с тактовым входом дешифратора 16 команд.The 5 lower bits of the second shift register 11, the input for setting the type of operation of the device, are connected to the first information input of the decoder 16 commands, the outputs of which from the first to the thirteenth are connected respectively to the recording enable and counting enable inputs of the counter 10, to the control inputs of the input switch 3 and switch b of operands, with an input for specifying the operation type of the arithmetic logic unit 8, with control inputs of the first and second result switches 9 and 15, with the control input of transfer switch 14, with a setting input mode and the first shift register 21 to the input of the zero register usta0 Novki 5 of the second operand, with the reset input of the counter 10, to a control input of the output switch 20, to an input specifying the second mode, the shift register 11. The clock input 23 of the device is connected with the resolution inputs of the recording of registers 4 and 6 of the first and second operands, the first and second registers 21 and 11 of the shift, intermediate register 7 and the clock input of the decoder 16 commands.
0 Устройство работает как в режиме последовательного поступлени операндов, так и в режиме одновременного их поступлени . Режим работы и вид выполн емой операции задаетс кодом операции, кото5 рый подаетс в дешифратор 16 команд.0 The device operates both in the sequential arrival mode of the operands and in the mode of their simultaneous arrival. The mode of operation and the type of operation performed is determined by the operation code, which is supplied to the decoder 16 commands.
В режиме последовательного поступлени операндов на входы 1 или 2 (в зависимости от кода операции) подаютс последовательно один за другим первый (А| или В|) и второйIn the mode of sequential arrival of operands to inputs 1 or 2 (depending on the operation code), the first one (A | or B |) and the second
0 (Ai+ч или Bi-ц)операнд параллельным 16-разр дным дополнительным кодом. Первый операнд через коммутатор 3 записываетс в регистр 4 (по переднему фронту синхроимпульса ), а второй операнд через коммутатор0 (Ai + h or Bi-c) operand parallel to the 16-bit additional code. The first operand through switch 3 is written to register 4 (on the leading edge of the clock), and the second operand through switch
5 3 заноситс в регистр 5 (по заднему фронту импульса). Одновременно первый операнд через коммутатор 6 заноситс в регистр 7, а результат предыдущего суммировани записывает в регистр 21 результата через коммутатор 9. Таким образом, на входы5 3 is entered into register 5 (at the trailing edge of the pulse). At the same time, the first operand through the switch 6 is entered into register 7, and the result of the previous summation is written to the result register 21 via the switch 9. Thus, the inputs
арифметико-логического блока (АЛБ) 8 одновременно подаютс два операнда.The arithmetic logic unit (ALB) 8 simultaneously serves two operands.
АЛБ 8 выполн ет операции арифметического сложени и логические операции И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и др. Операци вычитани выполн етс путем подачи на первый вход АЛБ 8 инверсного значени первого операнда (А| или Bi) через коммутатор б, а на вход переноса АЛБ 8 подаетс единица с выхода коммутатора 14, т.е. прибавл етс единица к последнему разр ду сумматора, что обеспечивает выполнение операции в дополнительном коде.ALB 8 performs arithmetic addition and logical operations AND, OR, EXCLUSIVE OR, etc. The subtraction operation is performed by applying the inverse value of the first operand (A | or Bi) to the first input of the ALB 8 via switch b, and the transfer input of the ALB 8 a unit is supplied from the output of the switch 14, i.e. one is added to the last bit of the adder, which ensures that the operation is performed in an additional code.
Результат операции АЛБ 8 записываетс в регистр 21 через коммутатор 9 и выдаетс на выход 19 устройства через коммутатор 20. АЛ Б 8 имеет схемы ускоренного и групповых переносов, а перенос записываетс в регистр 11, который работает в режиме сдвига. Хранение переноса в регистре 11 позвол ет строить конвейерный сумматор дл 32-разр дных чисел. В первом цикле суммируютс младшие 16 разр дов двух операндов. Результат выдаетс на выход 19, а перенес задерживаетс на один такт в регистре 11 (в старшем разр де регистра ). Во втором цикле суммируютс старшие 16 разр дов операндов и перенос от предыдущего цикла, который с выхода старшего разр да регистра 11 через коммутатор 14 подаетс на вход переноса АЛБ 8.The result of the ALB 8 operation is recorded in the register 21 via the switch 9 and outputted to the device output 19 via the switch 20. The ALB 8 has accelerated and group transfer schemes, and the transfer is recorded in the register 11, which operates in the shift mode. Storing the transfer in register 11 allows building a pipe adder for 32-bit numbers. In the first cycle, the lower 16 bits of the two operands are summed. The result is output 19, and the delay is delayed by one clock in register 11 (in the high order register). In the second cycle, the upper 16 bits of the operands and the transfer from the previous cycle are summed up, which from the output of the high bit of register 11 through the switch 14 is fed to the transfer input of the ALB 8.
При суммировании (вычитании) массива 32-разр дных чисел (по 16 пар чисел) в регистре 11 запоминаетс 16 значений переносов (от суммировани каждой пары операндов) и, начина с 17 цикла (по 32), они выдаютс через коммутатор 14 с младшего разр да регистра 11 на вход переноса АЛ Б 8.When summing (subtracting) an array of 32-bit numbers (16 pairs of numbers each), register 11 stores 16 transfer values (from the summation of each pair of operands) and, starting with 17 cycles (32 each), they are output through switch 14 with a lower order yes register 11 to the transfer entry AL B 8.
При подаче на вход установки нул регистра 5 единичного потенциала (с одного из выходов дешифратора 16 команд) сумматор выдает положительное (А| + 0) или отрицательное (А| плюс 1) значени первого (или второго) операнда в дополнительном коде.When applying to the input of setting a zero register 5 of a single potential (from one of the outputs of the decoder 16 commands), the adder gives a positive (A | + 0) or negative (A | plus 1) value of the first (or second) operand in the additional code.
Логические операции выполн ютс АЛБ 8 в зависимости от кода операции, который поступает в АЛБ 8 с выходов дешифратора 16 команд:Logical operations are performed by ALB 8, depending on the operation code, which enters the ALB 8 from the outputs of the decoder 16 commands:
А|фАн-1, А ЛА|+Т, Ai vAi-M при AJ;A | FAN-1, A LA | + T, Ai vAi-M with AJ;
А|фАц-1, AivAi-ц, A,v АТй при AI;A | FAC-1, AivAi-c, A, v ATy with AI;
AI при обнулении регистра 5.AI when resetting the register 5.
При получении модул операнда коммутатор 9 выдает нулевое значение старшего (знакового) разр да и мантиссу числа в зависимости от знака входного операнда при обнулении регистра 5):When the operand module is received, the switch 9 issues the zero value of the most significant (digit) bit and the mantissa number depending on the sign of the input operand when the register is reset to 5):
А при А О,And at A o,
А плюс 1 при А 0.And plus 1 at A 0.
При работе в режиме преобразовани из пр мого кода в дополнительный знаковый разр д отрицательного числа также инвертируетс коммутатором 6, а при преобразовании из дополнительного кода в пр мой знаковый разр д числа передаетс When operating in the conversion mode from the direct code, the additional sign bit of a negative number is also inverted by the switch 6, and when converting from the additional code to the direct sign bit the number is transmitted
без изменений. Все арифметические и логические операции могут быть получены и при одновременной подаче двух операндов. При этом в регистр 7 заноситс второй операнд (В) с входа 2 через коммутатор 6 (пр 0 мой или инверсный код), а в регистр 5 заноситс первый операнд (А) с входа 1 через коммутатор 3.without changes. All arithmetic and logical operations can be obtained by simultaneously submitting two operands. In this case, the second operand (B) from input 2 through switch 6 (right 0 or inverse code) is entered into register 7, and the first operand (A) from input 1 through switch 3 is entered into register 5.
Устройство выполн ет также некоторые специальные арифметические операцииThe device also performs some special arithmetic operations.
5 (сравнени , выделени максимального числа из нескольких чисел с их признаками, накапливающее суммирование) и может работать в режиме счетчика. Все эти операции начинаютс с обнулени регистра 7 и счет0 чика 10 сигналом обнулени (R) от дешифратора 16 команд. Регистр 7 обнул етс за счет подачи нулевого значени операнда с выходов коммутатора б. 5 (compare, allocating the maximum number from several numbers with their signs, accumulating summation) and can work in the counter mode. All of these operations begin with resetting the register 7 and the counter 10 with a zeroing signal (R) from the decoder of 16 commands. Register 7 is zeroed by supplying a zero operand value from the outputs of switch b.
В режиме сравнени сумматор выпол5 н ет операцию вычитани (Ан-1-Ai). В каждом цикле сравнени в регистр 21 через коммутатор 9 заноситс значение второго операнда (Ai+i) с выходов регистра 5, а в триггер 17 признака - значение старшегоIn the comparison mode, the adder performs a subtraction operation (An-1-Ai). In each cycle of comparison, the value of the second operand (Ai + i) from the outputs of register 5 is entered into register 21 through switch 9, and the trigger 17 indicates the value of the higher
0 разр да АЛБ 8 (знак результата). Значени признака выдаютс на выход 13 устройства в каждом цикле. Счетчик 10 работает в режиме счета (на счетный вход подаетс единица) и выдает в регистр 11 через коммутатор 150 bit yes ALB 8 (sign of the result). The characteristic values are output to the device 13 in each cycle. Counter 10 operates in the counting mode (one is fed to the counting input) and outputs to register 11 via the switch 15
5 пор довый номер пары сравнительных чисел . На выход 19 через коммутатор 20 выдаютс в полуцикле значени второго операнда (с выходов регистра 21) и пор дкового номера (с выходов регистра 11). По при0 знаку сравнени ( 0 или 0) во внешнем устройстве (например, ОЗУ) происходит запись тех значений операндов (и их адреса в массиве), которые больше (или меньше) какого-то порога (первый операнд).5 times the number of a pair of comparative numbers. The output 19 through the switch 20 is given in half-cycle the values of the second operand (from the outputs of register 21) and the sequence number (from the outputs of register 11). If the comparison sign is 0 (0 or 0) in the external device (for example, RAM), those operand values (and their addresses in the array) are written that are larger (or less) than a certain threshold (first operand).
5При выделении максимального числа из5When allocating the maximum number of
массива чисел в регистр 5 подаетс очередное число, а в регистр 4 заноситс его адрес в массиве. При подаче сигнала обнулени в регистр 7 и в счетчик 10 заноситс нулевойThe array of numbers in register 5 is given the next number, and in register 4 is entered its address in the array. When a zero signal is sent to register 7 and to counter 10, zero is entered.
0 потенциал. Коммутацию записи информации в регистры 7 и 21, а также в счетчик 10 осуществл ет сигнал сравнени с выхода ста ршего (знакового) разр да АЛБ 8, который подаетс в дешифратор 16. В первом0 potential. Switching the recording of information into registers 7 and 21, as well as into counter 10, performs a comparison signal from the output of the older (sign) bit of the ALB 8, which is fed to the decoder 16. In the first
5 цикле сравнени в счетчик 10 заноситс адрес операнда с выходов регистра 4, а в регистр 7 заноситс значение первого числа (Ai-M 0, где М - значение вычисл емого максимума, которое хранитс в регистре 7 и в первом цикле равно нулю). Если значениеThe 5 comparison cycle enters the address of the operand from the outputs of register 4 into counter 10, and the first number is entered into register 7 (Ai-M 0, where M is the value of the calculated maximum, which is stored in register 7 and is equal to zero in the first cycle). If value
поступающего числа AI больше вычисленного раньше максимума (в регистре 7), то в регистр 7 через коммутатор 6 заноситс новое значение максимума (А|), в счетчик 10 заноситс адрес с выходов регистра. 4, в регистр 21 через коммутатор 9 с выходов регистра 7 заноситс значение предыдущего значени максимума, а в регистр 11с выходов счетчика 10 заноситс адрес предыдущего значени максимума. Если значение поступающего числа AI меньше вычисленного ранее максимума (М) хран щегос в регистре 7, то в регистре 7 и в счетчике 10 сохран ютс значение максимума и его адрес, очередное число At через коммутатор 9 заноситс в регистр 21, а в регистр 11 заноситс адрес числа с выходов регистра 4 через коммутатор 15. По окончании вычислени подаетс сигнал обнулени и значени максимума (с выходов регистра 7) и его адреса (с выходов счетчика 10) заноситс в регистры 21 и 11 соответственно и выдаютс через коммутатор 20 на выход 19 устройства.the incoming AI number is greater than the previously calculated maximum (in register 7), then the register 7 through the switch 6 enters a new maximum value (A |), the counter from the register outputs is entered into counter 10. 4, the register 21 through the switch 9 from the outputs of the register 7 records the value of the previous maximum value, and the register 11c of the outputs of the counter 10 records the address of the previous maximum value. If the value of the incoming AI number is less than the maximum (M) previously calculated in register 7, then in register 7 and in counter 10 the maximum value and its address are saved, the next number At through switch 9 is entered into register 21, and in register 11 is entered the address of the number from the outputs of register 4 through the switch 15. Upon termination of the calculation, the zero signal and the maximum value (from the outputs of register 7) and its address (from the outputs of counter 10) are fed into registers 21 and 11, respectively, and outputted through switch 20 to output 19 of the device .
В режиме накоплени (положительных чисел) результат суммировани записываетс в регистр 7, а значени переноса АЛ Б 8 суммируютс счетчиком 10. По окончании суммировани подаетс сигнал обнулени . При этом младшие разр ды результата занос тс с выходов регистра 7 в регистр 21, а старшие разр ды результата занос тс с выхода счетчика 10 в регистр 11 и по окончании сигнала обнулени регистры 21 и 11 начинают работать в режиме сдвига от старших разр дов к младшим, образу один сдвиговый регистр (выход младшего разр да регистра 11 подключен к входу старшего разр да регистра 21). В каждом такте накопленна сумма сдвигаетс на один разр д и выдаетс на выход 19. Число сдвигов (усреднение результата) определ етс внешними устройствами (например, моментом записи в ОЗУ).In the accumulation mode (positive numbers), the result of the summation is written to register 7, and the transfer values of the ALB 8 are summed by the counter 10. When the summation is completed, a zero signal is given. In this case, the low-order bits of the result are recorded from the outputs of register 7 in register 21, and the high-order bits of the result are recorded from the output of counter 10 to register 11 and at the end of the zero signal, registers 21 and 11 start to operate in the shift mode from higher bits to low , to form a single shift register (the output of the lower bit of register 11 is connected to the input of the higher bit of register 21). In each cycle, the accumulated amount is shifted by one bit and outputted to 19. The number of shifts (result averaging) is determined by external devices (for example, the time of writing to RAM).
Если обнулить регистры 5 и 7 (через коммутатор 6), а на вход переноса АЛ Б 8 (с выхода коммутатора 14) подать единицу, то устройство будет работать в режиме счетчика (16-разр дного), который обнул етс сигналом обнулени .If you reset the registers 5 and 7 (via switch 6), and feed one to the transfer input ALB 8 (from the output of switch 14), then the device will operate in counter mode (16 bits), which is zeroed with a zero signal.
Работа устройства по сн етс временными диаграммами (фиг.З). Примерный код операций и выполн емые при этом функции приведены в таблице, а на фиг.2 приведена функциональна схема дешифратора 16 применительно к данному коду операций.The operation of the device is illustrated by timing diagrams (Fig. 3). An exemplary operation code and the functions performed therein are shown in the table, and FIG. 2 shows a functional diagram of the decoder 16 as applied to this operation code.
Таким образом, предлагаемое устройство выполн ет функции сравнени , накапливающего суммировани , счетчика, вычислени максимума, т.е. имеет широкиеThus, the proposed device performs the functions of comparing, accumulating, summing, a counter, calculating a maximum, i.e. has wide
функциональные возможности с меньшими аппаратурными затратами.functionality with less hardware costs.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904798124A SU1742813A1 (en) | 1990-01-10 | 1990-01-10 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904798124A SU1742813A1 (en) | 1990-01-10 | 1990-01-10 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1742813A1 true SU1742813A1 (en) | 1992-06-23 |
Family
ID=21499759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904798124A SU1742813A1 (en) | 1990-01-10 | 1990-01-10 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1742813A1 (en) |
-
1990
- 1990-01-10 SU SU904798124A patent/SU1742813A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1287146, кл. G Об F 7/39, 1985. Авторское свидетельство СССР № 1280611, кл. G 06 F 7/38, 1984. Авторское свидетельство СССР № 1456949, кл. G 06 F 7/38, 1987. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1742813A1 (en) | Data processor | |
| SU1280624A1 (en) | Device for multiplying the floating point numbers | |
| RU2389064C1 (en) | Method and device for adding and subtracting binary decimal code | |
| SU752335A1 (en) | Multiplying device | |
| SU1113799A1 (en) | Device for extracting square root | |
| SU1012245A1 (en) | Multiplication device | |
| SU1013947A1 (en) | Accumulating adder | |
| SU1221757A1 (en) | Binary code-to-binary-coded decimal code translator | |
| SU1103226A1 (en) | Device for computing square root | |
| SU734682A1 (en) | Divider | |
| SU1151957A1 (en) | Device for calculating value of square root | |
| SU987618A1 (en) | Accumulating multiplier | |
| SU598070A1 (en) | Function computing arrangement | |
| SU1043638A1 (en) | Accumulating adder | |
| SU1290303A1 (en) | Device for dividing decimal numbers | |
| SU1171774A1 (en) | Function generator | |
| SU1401448A1 (en) | Apparatus for implementing boolean symmetrical functions | |
| SU1621140A2 (en) | Counting device with check | |
| SU1444958A1 (en) | Binary to binary-decimal code converter | |
| SU877529A1 (en) | Device for computing square root | |
| RU1783618C (en) | Converter of binary k-digit code to binary code | |
| SU1465883A1 (en) | Device for dividing numbers | |
| SU1111154A1 (en) | Multiplying device | |
| SU1472901A1 (en) | Function generator | |
| SU732861A1 (en) | Device for computing inverse value |