SU1741278A1 - Устройство дл измерени характеристик дискретного канала св зи - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Целью изобретени   вл етс  повышение достоверности измерени  характеристик дискретного канала св зи. Устройство со

Description

Изобретение относитс  к радиотехнике и может использоватьс  в контрольно-измерительной аппаратуре, аппаратуре передачи данных (АЛД), а также дл  определени  статистических характеристик, обеспечивающих оценку помехоустойчивости как диск- ретных каналов св зи, так и каналов передачи данных.

Цель изобретени  - повышение достоверности измерений характеристик дискретного канала св зи.

На фиг. 1 приведена электрическа  структурна  схема устройства; на фиг 2 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит первый и второй элементы 1 и 2 задержки, регулируемый элемент 3 задержки, первый элемент ИЛИ 4, первый счетчик 5 (счетчик длины безошибочного интервала), группу k-элементов И 6i-6k, первый и второй дешифраторы 7 и 8, m вторых счетчиков 9i-9m, третий счетчик 10 (счетчик общего числа искаженных символов ), четвертый счетчик 11 (счетчик общего числа прин тых символов), первый и второй RS-триггеры 12 и 13, первый, второй, третий , четвертый и п тый элементы И 14-18, второй, третий, четвертый, п тый и шестой- элементы ИЛИ 19-23, первый и второй регистры 24 и 25 сдвига, первый и второй двоичные счетчики 26 и 27, мультиплексор 28. элемент 29 сравнени , третий и четвертый RS-триггеры 30 и 31, двоичный счетчик 32 с посто нным коэффициентом счета.

Принцип работы устройства основан на сравнении передаваемой и принимаемой двоичных последовательностей, поступающих на вход устройства по вспомогательно му и измер емому каналам соответственно.

В качестве вспомогательного канала используетс  выделенный кабельный канал, на вход которого информаци  поступает с входа модул тора передающей АПД. Такой

канал обеспечивает высокую помехозащищенность передаваемой информации (Р0ш S1 ), что позвол ет не принимать дополнительных мер с целью повышени  ее помехоусточивости (исключаетс  введение

кодовой и структурной избыточности). Вспомогательный канал подключаетс  к первому информационному входу устройства .

Принимаема  последовательность,

прошедша  по измер емому каналу и искаженна  помехами, снимаетс  с выхода демодул тора принимающей АПД и поступает на второй информационный вход устройства .

Перед началом работы двоичные счетчики 26 и 27. двоичный счетчик 32 с посто нным коэффициентом счета, первый, m-вторых, третий и четвертый счетчики 5, 9r9m, 10 и 11, а также первый, второй и

четвертый RS-триггеры, 12, 13 и 31 устанавливаютс  в нулевое состо ние, а третий RS- триггер 30 устанавливаетс  в единичное состо ние за счет подачи на установочный вход устройства соответствующего сигнала

Врем  задержки на регулируемом элементе 3 задержки с регулируемым временем задержки устанавливаетс  таким, чтобы обеспечить большую электрическую длину измер емого канала св зи по сравнению с

вспомогательным.

В общем случае, работу устройства дл  измерени  характеристик дискретного канала св зи можно условно разбить на три этапа. На первом этапе производитс  согласование по времени передаваемой и принимаемой (искаженной помехами) двоичных последовательностей. На втором этапе производитс  контроль вхождени  в синхронизм двоичных последовательностей. На третьем этапе производитс  непосредственное измерение характеристик дискретного канала св зи.

Неизбежно возникающее временное рассогласование между передаваемой и принимаемой последовательност ми, вызванное переходными процессами в схемах АПД, устран етс  в начале приема (на первом этапе функционировани  устройства) следующим образом.

Первый единичный сигнал передаваемой последовательности, поступившей на первый информационный вход устройства, переведет первый RS-триггер 12 в единичное состо ние, выходной сигнал которого переведет в единичное-состо ние второй RS-триггер 13, выходной сигнал с инверсного выхода которого поступает на первый вход первого элемента И 14 и тем самым блокирует дальнейшее поступление сигна- лов с перво.го информационного входа устройства . Через врем , равное времени рассогласовани , на второй информационный вход устройства поступит первый единичный сигнал принимаемой последова- тельности, который, пройд  через регулируемый элемент задержки 3 и второй элемент ИЛИ 19, поступит на R-вход первого RS- триггера 12 и переведет его в нулевое состо ние .

За врем  нахождени  первого RS-триг- гера 12 в единичном состо нии первый двоичный счетчик 26 производит подсчет тактовых импульсов, поступающих с тактового входа устройства через четвертый и второй элементы И 17 и 15, одновременно тактовые импульсы производ т запись и сдвиг информации, поступающей на первый регистр 24 с первого информационного входа устройства. В соответствии с кодом, за- писанным в первом двоичном счетчике 26. мультиплексор 28 подключает к своему выходу один из своих информационных входов . Следовательно, сигнал на выходе мультиплексора 28 по вл етс  в момент по-  влени  первого единичного сигнала принимаемой последовательности на выходе регулируемого элемента 3 задержки.

В зависимости от длин вспомогательно- го и измер емого каналов возможны три варианта соотношений моментов прихода первых единичных элементов передаваемой и принимаемой двоичных последовательностей на первый и второй информа- ционные входы устройства по вспомогательному и измер емому каналам соответственно .

Первый единичный элемент принимаемой двоичной последовательности опережает первый единичный элемент передаваемой двоичной последовательности (вспомогательный канал длиннее измер емого ). Первый единичный элемент принимаемой двоичной последовательности отстает от первого единичного элемента передаваемой двоичной последовательности (вспомогательный канал короче измер емого ). Первые единичные элементы принимаемой и передаваемой двоичных последовательностей приход т одновременно (длины вспомогательного и измер емого каналов равны).

При первом варианте работа устройства дл  измерени  характеристик дискретного канала св зи на первом этапе может быть проиллюстрирована с помощью временных диаграмм, приведенных на фиг. 2, Дл  определенности все элементы схемы наход тс  в исходном состо нии, высокий уровень напр жени  соответствует логической единице , низкий -логическому нулю, регулируемый элемент 3 задержки задерживает сигналы на 5 тактов. Первый единичный элемент принимаемой двоичной последовательности опережает первый единичный элемент передаваемой двоичной последовательности на 2 такта, в этом случае врем  рассогласовани , которое требуетс  устранить с помощью схемы автоматического временного согласовани , будет равно трем тактам и сравнение кодовых последовательностей начнетс  в момент, когда к выходу мультиплексора 28 будет подключен его четвертый информационный вход.

На фиг 2а изображены сигналы на тактовом входе устройства, на фиг, 26 и г - сигналы на втором и первом информационных входах устройства соответственно, на фиг. 2в изображены сигналы на входе регулируемого элемента задержки 3, на фиг. 2д, ж, изображены сигналы на информационных входах 1, 2 и 4 мультиплексора 28 соответственно , на фиг. 2з изображены сигналы на пр мом выходе первого RS-триггера 12, а на фиг. 2и - сигнала на инверсном выходе второго RS-триггера 13, на фиг. 2к-сигналы на выходе мультиплексора.28, а на фиг. 2л - сигналы на выходе элемента 29 сравнени .

Первый единичный элемент принимаемой двоичной последовательности, пораженной помехами, поступит на второй информационный вход устройства, а значит на вход регулируемого элемента 3 задержки в момент времени ti (фиг.2б). Через врем , равное времени рассогласовани , в момент

t2 на первый информационный вход устройства поступит первый единичный элемент передаваемой двоичной последовательности (фиг.2г). Он переведет первый R,S- триггер 12 в единичное состо ние (фиг.2а), а тот в свою очередь переведет в единичное состо ние второй R.S-триггер 13 (фиг.2и). Врем  переключени  на временной диаграмме не учитываетс . Тактовые импульсы будут осуществл ть запись и сдвиг информации в первом регистре 24 сдвига, измен   на информационных входах мультиплексора 28 (фиг.2д, 2ж), и через второй элемент И 15 измен ть содержимое первого двоичного счетчика 26. В момент времени t3 (определ етс  временем задержки сигнала, на регулируемом элементе 3 задержки), когда первый единичный элемент принимаемой двоичной последовательности по витс  на выходе регулируемого элемента 3 задержки (фиг.2в), к выходу мультиплексора 28 будет подключен его четвертый информационный вход (в общем случае номер подключаемого информационного входа определ етс  содержимым счетчика 26). Таким образом будет устранено врем  рассогласовани  принимаемой и передаваемой двоичных последовательностей и в момент времени t4 на выходе элемента 29 сравнени  будет выделен сигнал ошибки (фиг.2л).

При втором варианте соотношений моментов прихода первых единичных элементов принимаемой и передаваемой двоичных последовательностей работа устройства на первом этапе иллюстрируетс  временными диаграммами, приведенными на фиг. 3. Принимаетс , что первый единичный элемент принимаемой двоичной последовательности отстает от первого единичного элемента передаваемой двоичной последовательности на 2 такта. В этом случае врем  рассогласовани  будет равно семи тактам и в момент времени тз к выходу мультиплексора 28 будет подключен его восьмой информационный вход. Сигналы на восьмом информационном входе мультиплексора 28 изображены на фиг. Зж. Сигналы, изображенные на фиг. За-е и фиг. За-л, аналогичны сигналам, изображенным на фиг.2а-е и 2з-л соответственно.

В случае одновременного прихода первых единичных элементов принимаемой и передаваемой двоичных последовательностей (tt e ta), начало работы устройства дл  измерени  характеристик дискретного. канала св зи (первый этап функционировани ) будет аналогичным рассмотренному выше и иллюстрируетс  временными диаграммами , приведенными на фиг. 4. Отличие

состоит в том, что в данном случае врем  рассогласовани  будет определ тьс  только временем задержки сигналов на регулируемом элементе 3 задержки (в приведен- ном

примере - 5 тактов) и в момент времени т.з к выходу мультиплексора 28 будет подключен его шестой информационный вход (фиг.4ж). Сигналы, изображенные на фиг. 4а-е и фиг. 4з-л, аналогичны сигналам, изображенным

0 на фиг. 2а-е и 2з-л соответственно.

Из приведенных примеров видно, что посто нно присутствующа  задержка (в примерах на 5 тактов) сигналов принимаемой двоичной последовательности на регу5 лируемом элементе 3 задержки, гарантирующа  большую электрическую длину измер емого канала св зи по сравнению с вспомогательным, обеспечивает правильность функционировани  устройства на

0 первом этапе.

На втором этапе работы устройства дл  измерени  характеристик дискретного канала св зи дл  обнаружени  случайной рае- синхронизации сравниваемых в элементе

5 29 сравнени  последовательностей, котора  может возникнуть из-за искажени  первого единичного сигнала в измер емом или вспомогательном каналах, а также при выпадении или вставке единичных элементов,

0 предназначена часть схемы автоматического временного согласовани , включающа  в свой состав второй регистр 25 сдвига, второй двоичный счетчик 27, двоичный счетчик 32 с посто нным коэффициентом счета, вто5 рой 8 дешифратор, третий и четвертый RS- триггеры 30 и 31, третий, четвертый, п тый и шестой элементы ИЛИ 20-23, третий 16, четвертый 17 и п тый 18 элементы И 16-18, второй элемент 2 задержки.

0 Принцип работы этой части схемы основан на том, что при наличии случайной рае- синхронизации резко увеличиваетс  число сигналов ошибки на выходе элемента 29 сравнени . Это число будет значительно

5 превышать возможное число ошибок в измер емом канале св зи. Задава сь длиной контролируемого участка и предельным числом ошибок на нем можно зафиксировать факт рассинхронизации. Длина контролиру0 емого участка назначаетс  такой, чтобы выборочные статистические характеристики потока ошибок не существенно отличались от генеральных. Предельное число ошибок на контролируемом участке задаетс  исход 

5 из предположени , что исследуемый дискретный канал св зи не. вл етс  подавленным .

Требуемой длиной контролируемого участка определ етс  коэффициент счета Кеч двоичного счетчика 32 с заданным коэффициентом счета, а предельным числом ошибок на этом участке определ етс  соответствующа  коммутаци  первой группы выходов второго дешифратора 8. На врем  контрол  двоична  последовательность, поступающа  с выхода элемента 29 сравнени , задерживаетс  на втором регистре 25 сдвига число разр дов которого выбираетс  равным Кеч.

Работа части сх«мы автоматического временного согласовани , предназначенной дл  обнаружени  случайной рассинхро- низации, начинаетс  одновременно с началом работы всего устройства. Тактовые импульсы с тактового входа устройства через четвертый элемент И 17 поступают на информационный вход двоичного счетчика 32 с посто нным коэффициентом счета. После приема контролируемого участка с выхода двоичного счетчика 32 с посто нным коэффициентом счета поступит импульс на разрешающий вход (У-вход) второго дешифратора 8. К этому моменту второй двоичный счетчик 27 произведет подсчет числа ошибок и с его выхода соответствующий код поступит на адресные входы второго дешифратора 8. После этого второй двоичный счетчик 27 обнул етс  посредством подачи на его установочный вход через третий элемент ИЛИ 20 задержанного на втором элементе 2 задержки сигнала с выхода двоичного счетчика 32 с посто нным коэффициентом счета, Врем  задержки выбираетс  таким, чтобы к моменту прихода следующего тактового импульса после по влени  сигнала на выходе двоичного счетчика 32 с посто нным коэффициентом счета второй двоичный счетчик 27 был обнулен Этим самым обеспечиваетс  возможность подсчета числа ошибок на следующем контролируемом участке.

В случае, когда число ошибок на контролируемом участке допустимо, на одном из выходов второго дешифратора 8, объединенных в первую группу, по витс  сигнал, который через четвертый элемент ИЛИ 21 поступит на S-вход четвертого RS-триггера 21 и переведет его в единичное состо ние. Сигнал с пр мого выхода четвертого RS- триггера 31 обеспечит дальнейшее прохождение в часть схемы устройства, обеспечивающей обработку последовательности сигналов ошибки, тактовых импульсов (через п тый элемент И 18) и задержанного на Кеч тактов на втором регистре сдвига 28 сигнала ошибки (через третий элемент И 16).

В противном случае, когда число ошибок на контролируемом участке превышает заданное предельное число, сигнал по витс  на одном из выходов второго дешифратора 8, объединенных во вторую группу. Этот сигнал через п тый элемент ИЛИ 22 поступит на R-вход третьего RS-триггера 30 и пе- 5 реведет его в нулевое состо ние. Кроме того, сигнал с выхода п того элемента ИЛИ 22 через шестой элемент ИЛИ 23 поступит на R вход четвертого RS-триггера 31 и переведет его в нулевое состо ние. Сигнал с

0 пр мого выхода четвертого RS-триггера 31 блокирует прохождение в часть схемы устройства , обеспечивающей обработку последовательности сигналов ошибки, тактовых импульсов и сигнала ошибки. Сигнал с пр 5 мого выхода третьего RS-триггера 30 поступит на первый вход четвертого элемента И 17, блокиру  тем самым поступление тактовых импульсов в устройство и прекраща  проведение данного опыта, а сигнал с ин0 версного выхода этого триггера поступит на четвертый выход устройства, обеспечива  сигнализацию о рассинхронизации.

Если по результату подсчета число ошибок на контролируемом участке опыт не пре5 кращен, то дальнейша  работа устройства (часть схемы, обеспечивающей обработку последовательности сигналов ошибки, т.е. непосредственное измерение характеристик дискретного канала св зи) происходит

0 следующим образом (третий этап).

Тактовые сигналы с тактового входа устройства через четвертый и п тый элементы И 17 и 18 поступают на информационный вход четвертого счетчика 11, который под5 считывает общее число прин тых единичных символов, и на информационный вход первого счетчика 5, который подсчитывает число неискаженных символов между двум  соседними ошибками в принимаемой по0 следовательности. Сигналы с выходов первого счетчика 5 поступают на вторые входы k-элементов И 6i-6k. Если произошла ошибка в принимаемой последовательности, то с выхода элемента 29 сравнени , на вход ко5 торого поступают синхронизированные по времени двоичные последовательности, сигнал ошибки, задержанный на втором регистре сдвига на Кеч тактов, через третий элемент И 16 поступает на информацион0 ный вход третьего счетчика 10, подсчитывающего число искаженных символов, на первые входы k-элеметов W6i-6k, разреша  тем самым прохождение сигналов с выходов первого счетчика 5 на входы первого дешиф5 ратора 7, и через врем , определ емое параметрами первого элемента 1 задержки, обнул ет первый счетчик 5. На одном из выходов первого дешифратора 7, который соответствует разр ду длин, в который входит полученна  длина безошибочного интервала , по витс  сигнал, который поступает на счетный вход одного из m вторых счетчиков 9i-9m и увеличивает его состо ние на единицу. Аналогично происходит работа устройства при дальнейшем сравнении принимаемой и передаваемой последовательности .

Claims (1)

1. Отношение содержимого m вторых счетчиков 9i-9m к содержимому третьего счетчика 10 позвол ет получить статистическую функцию распределени  безошибочных интервалов, а отношение содержимого третьего счетчика 10 к содержимому четвертого счетчика 11 - частость ошибки. Формула изобретени  Устройство дл  измерени  характеристик дискретного канала св зи, содержащее элемент сравнени , первый двоичный счетчик , первый регистр сдвига, информационный вход которого  вл етс  первым информационным входом устройства второй регистр сдвига, первый и второй дешифраторы , первый счетчик, группу k-элементов И, m вторых счетчиков, третий и четвертый счетчики, последовательно соединенные первый элемент задержки и первый элемент ИЛИ, выход которого соединен с уста- новочным входом первого счетчика информационный вход которого соединен с информационным входом четвертого счетчика , а соответствующие выходы первого счетчика соединены с первыми входами группы k-элементов И, вторые входы которых соединены соответственно с входом первого элемента задержки и информационным входом третьего счетчика, а выходы группы k-элементов И соединены с соответствующими входами первого дешифратора выходы которого соединены с информационными входами m вторых счетчиков, установочные входы которых соединены с установочными входами третьего и четвертого счетчиков, вторым входом первого элемента ИЛИ и  вл етс  установочным входом устройства, первым, вторым и третьим выходами которого  вл ютс  соответственно выходы m вторых счетчиков, третьего и четвертого счетчиков, отличающее - с   тем, что, с целью повышени  достоверности измерени , введены регулируемый элемент задержки, вход которого  вл етс  вторым информационным входом устройства , четыре RS-триггера, второй элемент задержки , п ть элементов И, п ть элементов ИЛИ. мультиплексор, второй двоичный счетчик, двоичный счетчик с посто нным коэффициентом счета, выход которого соединен с разрешающим входом второго дешифратора и входом второго элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход первого элемента И соединен с S-входом первого RS-триггера, выход второго элемента ИЛИ соединен с R-входом первого RSтриггера , пр мой выход которого соединен с первым входом второго элемента И и с S-входом второго RS-триггера, инверсный выход которого соединен с первым входом первого элемента И, второй вход которого

   0 соединен с информационным входом первого регистра сдвига, тактовый вход которого соединен с вторым входом второго элемента И и с выходом четвертого элемента И, выход второго элемента И соединен с

   5 информационным входом первого двоичного счетчика, выходы которого соединены с адресным входом мультиплексора, выходы первого регистра сдвига соединены с соответствующими информационными входами

   0 мультиплексора, выход которого соединен с первым входом элемента сравнени , второй вход которого соединен с первым входом второго элемента ИЛИ и с выходом регулируемого элемента задержки, выход элемен5 та сравнени  соединен с информационным входом второго двоичного счетчика и информационным входом второго регистра сдвига, тактовый вход которого соединен с выходом четвертого элемента И, тактовым

   0 входом двоичного счетчика с посто нным коэффициентом счета и вторым входом п того элемента И, выход второго регистра сдвига соединен с первым входом третьего элемента И, выход которого соединен с ин5 формационным входом третьего счетчика, второй вход третьего элемента И соединен с первым входом п того элемента И, выход которого соединен с информационным входом первого счетчика, и пр мым выходом

   0 четвертого RS-триггера. R-вход крторого соединен с выходом шестого элемента ИЛИ, первый вход которого соединен с установочным входом двоичного счетчика с посто-  нным коэффициентом счета, выход

   5 третьего элемента ИЛИ соединен с установочным входом второго двоичного счетчика, выходы которого соединены с соответствующими адресными входами второго дешифратора , перва  группа выходов которого

   0 через четвертый элемент ИЛИ соединена с S-входом четвертого RS-триггера. а втора  группа выходов второго дешифратора через п тый элемент ИЛИ соединена с вторым входом шестого элемента ИЛИ и с R-входом

   5 третьего RS-триггера, S-вход которого соединен с R-входом второго RS-триггера, вторым входом второго элемента ИЛИ, вторым входом третьего элемента ИЛИ, установочным входом первого двоичного счетчика, установочным входом двоичного счетчика с

   посто нным коэффициентом счета и установочным входом четвертого счетчика, пр мой выход третьего RS-триггера соединен с первым входом четвертого элемента И, второй

   вход которого  вл етс  тактовым входом устройства , а инверсный выход третьего RS- триггера  вл етс  четвертым выходом

   устройства.

   / t

   aFfr.

   Фиг. 4

   V