SU1736005A1 - Устройство дл преобразовани кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение в системах передачи цифровой информации. Цель изобретени  - повышение помехоустойчивости устройства . Устройство содержит счетчики 1, 3, триггер , регистр 5, блоки 6,7 пам ти, сумматоры 19-26 по модулю два, элементы НЕ 27,28, элементы ИЛИ-НЕ 29,30, элементы И-НЕ 31. 1 ил.

Description

Изобретение относитс  к вычислительной технике, в частности к уст- руойствам дл  преобразовани  кода, и мюжет найти применение в цифровых системах передачи информации.

Известно устройство дл  преобразовани  кода, содержащее блоки пам ти , компараторы, триггеры, счетчики, .дешифраторы, коммутаторы и регистры, включенные между входными шинами информации и выходными шинами.

Недостаток известного устройства дл  преобразовани  кода состоит в значительной сложности его конструкции .

Наиболее близким по своей технической сущности к предлагаемому  вл етс  устройство дл  преобразовани  кода, содержащее первый счетчик, под-соединенный входом установки нул  к входной шине начальной установки, второй счетчик, триггер, регистр, первый и второй блоки пам ти, входные шины информации, входна  шина тактовых импульсов, выходные шины, шину логической единицы, и шину логического нул .

Недостаток известного устройства - дл  преобразовани  кода состоит в малой помехоустойчивости. Известное устройство не обеспечивает также достаточно высокое быстродействие, не позвол ет кроме того, получить достаточно высокую достоверность преобразовани , не обеспечивает также достаточно высокую информативность. - На чертеже изображено устройство дл  преобразовани  кода.

Предлагаемое устройство дл  преобразовани  кода содержит первый счетчик 1, шину 2 начальной установки , второй счетчик 3, триггер k, регистр 5, первый 6 и второй 7 блоки пам ти, первую 8, вторую 9, треть 10 .и четвертую 11 входные информационные шины, шину 12 тактовых импульсов , первую 13, вторую 14, третью 15 и четвертую 16 выходные шины, шину 17 логической единицы, шину 18 логического нул , первый 19 второй 20, третий 21 и четвертый 22 сумматоры по модулю два, п тый 23, шестой 24, седьмой 25, восьмой 26 сумматоры по модулю два, первый 27, вто- рой 28 элементы НЕ и второй 29 и первый 30 элементы ИЛИ-НЕ и элемент И-НЕ 31.

10

15

20

25

7360054

Устройство работает следующим образом .

Групповой поток информации в па- . раллельном коде поступает по входным шинам 8-11 информации на первый 19, второй 20, третий 21 и четвертый 22 сумматоры по модулю два,на которые подаетс  также групповой поток информации соответственно с восьмого 26, шестого 24, седьмого 25 и п того 23 сумматоров. Информаци  с выходов первого 19, второго 20, третьего 21 и четвертого 22 сумматоров по модулю два записываетс  в регистр 5 соответственно по его первому, второму , третьему и четвертому информационным входам. Информаци  с выходов первого, второго, третьего и четвертого разр дов регистра 5 поступает соответственно на первую 13, вторую , третью 15 и четвертую 16 выходные шины. Информаци  с выходов первого, второго и третьего разр - дов регистра 5 поступает соответственно на первый, третий и второй информационные входы первого блока 6 пам ти, Информаци  с выходов третьего и четвертого разр дов регистра 5 подаетс  на первый и второй инфор- мацион ный входы второго блока 7 пам ти . На первый, второй, третий, четвертый , п тый и шестой адресные входы первого 6 и второго 7 блоков . пам ти поступает информаци  соответственно с выходов второго, третьего и четвертого разр дов второго счетчика 3 и с выходов первого, второго и третьего разр дов первого счетчика 1. Информаци  с выхода четвертого разр да первого счетчика 1 поступает на седьмой информационный вход первого блока 6 пам ти. Информаци  с выходов элемента И-НЕ 31 и первого элемента ИЛИ-НЕ 30 подаетс  соответственно на входы разрешени  выходных сигналов и на входы выбора кристалла первого 6 и второго 7 блоков пам ти, а информаци  с выхода второго элемента НЕ 28 - на входы разрешени  записи-считывани  первого 6 и второго 7 блоков пам ти.

Первый 1 и второй 3 счетчики совместно с триггером Ц обеспечивают де- ление частоты последовательности тактовых импульсов, поступающей по шине 12 тактовых импульсов. При этом фазирование триггера 4 и первого 1 и второго 3 счетчиков осуществл етс  „

30

35

40

45

50

55

э 1

сигналом начальной установки, поступающим через достаточно большие интервалы времени по входной шине 2 на чальной установки, Последователь- ность тактовых импульсов с шины 12 тактовых импульсов подаетс  через первый элемент НЕ 27 на первый элемент 3-0, на который поступает также сигнал с пр мого выхода триггера t. Сигнал с пр мого выхода триггера k подаетс , кроме того, на элемент И-НЕ 31 на который через второй элемент НЕ 28 проходит сигнал с выхода первого разр да второго счетчика 3. При этом сигналы с выходов первого и третьего разр дов второго счетчика 3 и с инверсного выхода триггера проход т на вход синхронизации регистра 5.

Информаци  с первого 6 и второго 7 блоков пам ти поступает на п тый 23, седьмой 25, восьмой 26-и шестой сумматоры, которые совместно с первым 19, вторым 20, третьим 21 и четвертым 22 сумматорами и регистром 5 обеспечивают статистическое преобразование входной информации. Это преобразование заключаетс  в сложении входной информации с псевдо случайной, в результате чего на выходных шинах 13 16 формируетс  ква1 зислучайный сигнал, обладающий большей помехоустойчивостью по сравнению с исходным информационным сигналом.

Claims (1)

1. Формула изобретени 

   Устройство дл  преобразовани  ко,- да, содержащее счетчики,.входы установки нул  которых объединены и подключены -к шине начальной установки, триггер, регистр, блоки пам ти, входные и выходные информационные шины и шину тактовых импульсов, о т- личающеес  тем, что, с . целью повышени  помехоустойчивости устройства, в него введены сумматоры по модулю два, элемент НЕ, элемент ИЛИ-НЕ, элемент И-НЕ, шина логической единицы и шина логического нул ,

   пр мой выход триггера соединен с пер1 выми входами элемента И-НЕ и первого элемента ИЛИ-НЕ, выход которого, соединен с входами выбора кристалла пер1 вого и второго блоков пам ти, выход элемента И-НЕ соединен с входами разрешени  выходных сигналов первого и второго блоков пам ти, инверсный

   36005

   . выход триггера соединен с входами

   синхронизации первого и второго счетчиков , первым входом второго элемента ИЛИ-НЕ и информационным входом триггера, вход установки нул  которо- нр подключен к шине начальной установки , вход синхронизации триггера объединен с входом первого элеменJQ та НЕ и подключен к шине тактовых импульсов, выход первого элемента НЕ соединен с вторым входом первого элемента ИЛИ-НЕ, выход второго элемента НЕ соединен с вторым входом

   ... элемента И-НЕ и входами разрешени  записи-считывани  первого и второго блоков пам ти, выход первого разр да второго счетчика соединен с входом второго элемента НЕ и вторым входом

   20 второго элемента ИЛИ-НЕ, выход которого соединен с входом синхронизации регистра, выход второго разр да второго счетчика соединен с первыми адресными входами первого и второго

   25 блоков пам ти, выход третьего разр да второго счетчика соединен с третьим входом второго элемента ИЛИ- НЕ и вторыми адресными входами первого и второго блоков пам ти, выход четвертого разр да второго счетчика соединен с третьими адресными входами первого и второго блоков пам ти , выход переноса второго счетчика подключен к входу переноса первого счетчика, выходы первого, второго и

   35 третьего разр дов которого соединены соответственно с четвертым, п тым и шестым адресными входами первого и второго блоков пам ти, выход четвертого разр да первого счетчика соеди40 нен с седьмым адресным входом первого блока пам ти, первые входы перво- го-четвертого сумматоров по модулю два подключены к одноименным входным информационным шинам, выходы перво45 го-четвертого сумматоров по модулю два соединены с одноименными инфор - мационными входами регистра, выходы первого, третьего, второго и четвертого разр дов которого соединены со50 ответственно с первым информационным входом первого блока пам ти,вторым информационным входом первого блока пам ти и первым информационным входом второго блока

   55 пам ти, третьим информационным

   входом первого блока пам ти и вторым информационным входом второго блока пам ти и подключены к одноименным выходным информационным

   шинам, выходы первого, второго и третьего разр дов первого блока пам  ти соединены соответственно с первым входами п того и шестого сумматоров по модулю два, первым входом седьмого сумматора по модулю .два и вторыми входами п того и седьмого суммато- ров по модулю два выходы первого и второго разр дов второго блока пам ти соединены соответственно с первым входом восьмого сумматора по модулю два и вторыми входами шестого и восьмого сумматоров по модулю два, з выходы п того, шестого, седьмого и восьмого сумматоров по модулю два соединены с вторыми входами соответ

   36005 . 8

   ственно третьего, второго, четверто- го и первого сумматоров по модулю два, вход установки единицы тригге . ра, вход разрешени  параллельной записи регистра, вход разрешени  счета и вход параллельной загрузки первого счетчика, вход разрешени  счета вход переноса и вход параллельной

   10 загрузки второго счетчика подключены к шине логической единицы, восьмой адресный вход и четвертый информационный вход первого блока (Пам ти, седьмой и восьмой адресные

   15 входы и третий и четвертый информационные входы второго, блока пам ти подключены к шине логического нул .