SU1725217A1

SU1725217A1 - Устройство дл вычислени модул вектора пол рных координат

Info

Publication number: SU1725217A1
Application number: SU894765673A
Authority: SU
Inventors: Виктор Александрович Олейников; Владимир Анисимович Лагутин
Original assignee: Самарский Политехнический Институт Им.В.В.Куйбышева
Priority date: 1989-12-05
Filing date: 1989-12-05
Publication date: 1992-04-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в спектральных анализаторах, в устройствах преобразовани координат. Цель изобретени - сокращение количества оборудовани . Устройство содержит два квадратора, сумматор и блок извлечени корн , а также тактовый генератор и делитель частоты, причем каждый квадратор содержит схему сравнени , счетчик, сумматор, регистр, два элемента И, элемент задержки и триггер, а блок извлечени корн содержит схему сравнени , счетчик, сумматор, регистр, элементы И, ИЛИ, задержки, триггер и делитель частоты. 1 ил.

Description

ел

С

Изобретение относитс к вычислительной технике и может быть использовано в спектральных анализаторах, устройствах преобразовани координат и т.д.

Известно устройство дл вычислени пол рных координат вектора, выполн ющее функцию х2+ у2, содержащее подключённые к входам устройства первый и второй блоки определени модул , п сумматоров с подключенными к выходу каждого из них масштабирующими усилител ми, п-1 блоков выбора максимума, при этом первые входы первого сумматора и первого блока максимума подключены к выходу первого блока определени модул , а их вторые входы - к выходу второго блока определени модул , первые входы каждого последующего сумматора и блока выбора максимума соединены с выходом предыдущего по номеру масштабирующего элемента, их вторые входы подключены к выходу предыдущего блока выбора максимума, дополнительно содержащее дешифратор, блок определени квадранта, блок сравнени знаков, п компараторов и п элементов ЭКВИВАЛЕНТНОСТЬ , каждый из которых первым входом соединен с выходом соответствующего компаратора, первый и второй входы каждого компаратора соединены с одноименными входами соответствующего сумматора, первый и второй входы блока определени квадранта и блока сравнени знаков подключены к соответствующим входам устройства, второй вход первого элемента ЭКВИВАЛЕНТНОСТЬ соединен с выходом блока сравнени знаков, вторые входы каждого последующего элемента ЭКВИВАЛЕНТНОСТЬ соединены с выходами предыдущего элемента ЭКВИВАЛЕНТНОСТЬ , выходы первого, второго и третьего

XI

ю ел

hO

l

разр дов блока определени квадранта, а также выходы всех элементов ЭКВИВАЛЕНТНОСТЬ подключены к соответствующим входам дешифратора.

Недостатком устройства вл етс низ- ка точность.

Наиболее близким по технической сущности к за вл емому вл етс устройство, содержащее два квадратора, сумматор, регистр , блок извлечени корн и выходной регистр, причем входами устройства вл ютс входы квадраторов, выходы которых подключены к сумматору, выход которого соединен с регистром, выход которого соединен с входом блока извлечени корн , выход которого соединен с выходным регистром .

Недостатком известного устройства вл етс сложность конструкции квадраторов и блока извлечени корн .

Цель изобретени - сокращение количества оборудовани .

Указанна цель достигаетс тем, что в устройство дл вычислени модул пол рных координат вектора, содержащее два квадратора, сумматор и блок извлечени корн , введены последовательно включенные тактовый генератор и делитель частоты, вл ющиес источником тактовых частот, каждый квадратор содержит схему сравне- ни , счетчик, сумматор, регистр, два элемента И, элемент задержки и триггер, причем выход схемы сравнени соединен с R-входом триггера, выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен со счетным входом счетчика, выход которого соединен с первыми входами схемы сравнени и сумматора, выход которого соединен с информационным входом реги- стра, выход которого соединен с вторым входом сумматора и выходом квадратора, информационный вход которого соединен с вторым входом схемы сравнени , а управл ющий вход-суправл ющим входом устрой- ства и с S-входом триггера, входом обнулени счетчика и управл ющим входом регистра, выход второго элемента И через элемент задержки соединен с тактовым входом регистра, вторые входы первого и вто- рого элементов И соединены с соответствующими тактовыми входами квадратора, которые подключены соответственно к первому и второму частотным входам устройства, блок извлечени корн содержит схему сравнени , счетчик, сумматор , регистр, элементы И, ИЛИ, задержки, триггер и делитель частоты, причем первый вход схемы сравнени соединен с информационным входом блока, а первый, второй и

третий выходы соединены соответственно с первым и вторым входами элемента ИЛИ и S-входом триггера, R-вход которого соединен с выходом элемента ИЛИ, а выход - с первым входом элемента И, выход которого соединен с информационным входом делител частоты и счетным входом счетчика, выход которого соединен с выходом блока и первым входом сумматора, выход которого соединен с информационным входом регистра , выход которого соединен с вторыми входами сумматора и схемы сравнени , выход делител частоты через элемент задержки соединен с тактовым входом регистра, управл ющий вход которого соединен с входами обнулени счетчика и делител частоты и управл ющими входами блока, который подключен к управл ющему входу устройства , второй выход элемента И соединен с тактовым входом блока, который подключен к первому частотному входу устройства, выход тактового генератора вл етс первым тактовым выходом, подключен к делителю частоты, выход которого вл етс источником второй тактовой частоты.

На чертеже представлена блок-схема устройства дл вычислени модул пол рных координат вектора.

Устройство содержит квадраторы 1, 2, сумматор 3, блок 4 извлечени корн , тактовый генератор 5, первый делитель 6 частоты, причем информационные входы квадратора 1 и 2 соединены соответственно с первым и вторым входами устройства, а выходы - с входами сумматора 3, выход которого подключен к входу блока 4 извлечени корн , выход которого соединен с выходом устройства , квадратор 1 содержит схему 1,1 сравнени , счетчик 1.2, сумматор 1.3, регистр 1.4, элементы И 1.5, 1.6, элемент 1.7 задержки , триггер 1.8, причем выход схемы 1.1 сравнени соединен с R-входом триггера 1.8, выход которого соединен с первыми входами элементов И 1.5,1.6, выход элемента 1.5 - со счетным входом счетчика 1,2, выход которого соединен с первыми входами схемы 1.1 сравнени и сумматора 1.3, выход которого соединен с информационным входом регистра 1.4, выход которого соединен с вторым входом сумматора 1.3 и выходом квадратора 1, информационный вход которого соединен с вторым входом схемы 1.1 сравнени , а управл ющий вход- с управл ющим входом устройства и с S- входом триггера 1.8, входом обнулени счетчика 1,2 и управл ющим входом регистра 1.8, выход элемента И 1.6 через элемент 1.7 задержки соединен с тактовым входом регистра 1.4, вторые входы элементов И 1.5, 1.6 соединены с соответствующими тактовыми входами квадратора 1, которые подключены соответственно к первому и второму частотным входам устройства, блок 4 извлечени корн содержит схему 4.1 сравнени , счетчик 4.2, сумматор 4.3, регистр 4.4, элемент И 4.5, элемент ИЛИ 4.6, элемент 4.7 задержки, триггер 4.8, второй делитель 4.9 частоты, причем первый вход схемы 4.1 сравнени соединен с информационным входом блока, а первый, второй и третий выходы соединены соответственно с первым и вторым входами элемента ИЛИ 4.6 и S-входом триггера 4.8, R-вход которого соединен с выходом элемента ИЛИ 4.6, а выход - с первым входом элемента И 4,5, выход которого соединен с информационными входами второго делител 4.9 частоты и счетным входом счетчика 4.2, выход которого соединен с выходом блока и первым входом сумматора 4.3, выход которого соединен с информационным входом регистра 4.4, выход которого соединен с вторыми входами сумматора 4.3 и схемы 4.1 сравнени , выход делител 4.9 частоты через элемент 4.7 задержки соединен с тактовым входом регистра 4.4, управл ющий вход которого соединен с входами обнулени счетчика 4.2 и делителей 6, 4.9 частоты и к управл ющим входам блока, который подключен к управл ющему входу устройства, второй вход элемента И 4.5 соединен с тактовым входом блока, который подключен к первому частотному входу устройства, выход тактового генератора 5 вл етс первым тактовым выходом, подключен к делителю 6 частоты, выход которого вл етс источником второй тактовой частоты.

Устройство работает следующим образом .

Коды, соответствующие пол рным векторам X, Y, поступают на входы первого и второго квадраторов, вл ющиес первым и вторым входами устройства. В момент поступлени короткого импульса разрешени преобразовани кодов на третий вход устройства обнул ютс счетчики 1.2. 2.2, 4.2, делители 6, 4.9 частоты и регистры 1.4, 2.4,

4.4.а триггеры 1.8, 2.8 устанавливаютс в состо ние, при котором их входные потенциалы разрешают прохождение импульсов тактового генератора 5 через элементы И

1.5,2.5, выполн ющие функции электронных ключей, на входы счетчиков 1.2, 2.2, а выходные импульсы делител 6 частоты - на входы записи регистров 1.4, 2.4 через элементы И 1.6, 2.6.

Рассмотрим операцию возведени в квадрат на примере возведени в квадратX. Сумматор 1.3 выполн ет операцию А + В, поэтому при поступлении первого импульса , задержанного на врем переходного процесса счетчика 1.2 и сумматора 9, на вход записи регистра 1.4 в него занос т код, равный 1+0, так как и счетчик 1.2 и регистр

1.4 были обнулены, а затем счетчик 1.2 зарегистрировал первый импульс. При поступлении второго импульса на вход записи регистра 1.4 из счетчика 1.2 на вход сумматора 1.3 поступит код, соответствующий

0 трем, а на второй вход сумматора 1.3 - код регистра 1.4, соответствующий единице, таким образом будет зарегистрирован код, соответствующий четырем. При поступлении третьего импульса на вход записи регистра

5 1.4 на входы сумматора 1.3 поступит код счетчика 1.2, соответствующий п ти, и код регистра 1.4, соответствующий четырем. Таким образом, в регистре 1.4 по фронту третьего импульса будет занесен код, равный

0 дев ти, и т.д. до тех пор, пока код счетчика 1.2, сдвинутый в сторону уменьшени на один разр д за счет сдвинутой распайки проводов, не сравн етс с кодом числа X в схеме сравнени 1.1.

5 Так как с помощью делител 6 частоты получаем передние фронты импульсов, соответствующие 1, 3, 5 и т.д. нечетным импульсам счетчика 1.2, а дл получени числа в счетчике 1.2, соответствующего удвоенно0 му числу импульсов 1, 2,3, 4, 5 и т.д. необходимо , чтобы код счетчика был четным, т.е. 2, 4, 6, 8 и т.д. дл этого необходимо добавить в счетчик еще один импульс дл сравнени кодов.

5 Аналогичным образом работает и канал возведени в квадрат Y. Полученные коды суммируютс сумматором 3 и поступают на вход блока извлечени корн или на вход схемы 4.1 сравнени , который управл ет

0 триггером 4.8. В том случае, когда код сумматора 3 окажетс больше кода регистра 4.4. на S-вход триггера 4.8, разрешающего своим выходным потенциалом прохождение через элемент И 4.5 импульсов тактово5 го генератора 5 на счетный вход счетчика 4.2, проходит сигнал с выхода А В. Если код регистра 4.4 окажетс равным или большим кода сумматора 3, то на выходах или А В схемы 4.1 сравнени по витс

0 потенциал, поступающий на R-вход триггера 4.8, который закроет своим выходным потенциалом счетный вход счетчика 4.2.

Схема, состо ща из элемента И 4.5, счетчика 4.2, сумматора 4.3. регистра 4.4,

5 второго делител 4.9 частоты, работает аналогично схеме возведени в квадрат. Отличие заключаетс в том, что схемой 4.1 сравнени сравниваютс входной код не с текущим кодом счетчика 4.2, а с кодом регистра 4.4, соответствующим квадрату числа

выходных импульсов. Поэтому при сравнении кодов в схеме 4.1 сравнени на выходе счетчика 4.2 получаем код 2А, где А - выходной код регистра 4.4. С той целью, чтобы на выходе счетчика 4.2 получить код. равный А, сдвигают выходные коммутирующие контакты счетчика 4.2 на разр д в сторону уменьшени .

Claims

Формулаизобретени

Устройство дл вычислени модул вектора пол рных координат, содержащее два квадратора, сумматор и блок извлечени корн , причем информационные входы первого и второго квадраторов соединены соот- ветственно с первым и вторым входами устройства, а выходы - с входами сумматора , выход которого подключен к входу блока извлечени корн , выход которого соединен с выходом устройства, отличающеес тем. что, с целью сокращени количества оборудовани , каждый квадратор содержит схему сравнени , счетчик, сумматор, регистр , два элемента И. элемент задержки и триггер, причем выход схемы сравнени со- единен с R-входом триггера, выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен со счетным входом счетчика, выход которого соединен с первыми входа- ми схемы сравнени и сумматора, выход которого соединен с информационным входом регистра, выход которого соединен с вторым входом сумматора и выходом квадратора , информационный вход которого со- единен с вторым входом схемы сравнени , а управл ющий вход - с управл ющим входом устройства и с S-входом триггера, входом обнулени счетчика и управл ющим входом регистра, выход второго элемента И через элемент задержки соединен с тактовым входом регистра, вторые входы первого и второго элементов И соединены с соответствующими тактовыми входами квадратора, которые подключены соответственно к первому и второму частотным входам устройства , блок извлечени корн содержит схему сравнени , счетчик, сумматор, регистр, элементы И, ИЛИ, задержки, триггер и делитель частоты, причем первый вход схемы сравнени соединен с информационным входом блока, а первый, второй и третий выходы соединены соответственно с первым и вторым входами элемента ИЛИ и S- входом триггера, R-вход которого соединен с выходом элемента ИЛ.И, а выход - с первым входом элемента И, выход которого соединен с информационным входом делител частоты и счетным входом счетчика , выход которого соединен с выходом блока и первым входом сумматора, выход которого соединен с информационным входом регистра, выход которого соединен с вторыми входами сумматора и схемы сравнени , выход делител частоты через элемент задержки соединен с тактовым входом регистра, управл ющий вход которого соединен с входами обнулени счетчика и делител частоты и с управл ющим входом блока, который подключен к управл ющему входу устройства, второй вход элемента И соединен с тактовым входом блока, который подключен к первому частотному входу устройства .

til3i cz;:r™::