SU1723660A1 - Способ преобразовани последовательностей пр моугольных импульсов и устройство дл его осуществлени - Google Patents

Description

последовательности k-го разр да не производ т;

6)сравнивают (i - 2)-й, (i - 1)-й, i-й импульсы входной последовательности k-ro разр да;

7)формируют i-й импульс выходной последовательности k-ro разр да;

8)корректируют (замен ют) один из уровней импульсов (i - 2)-го, (i - 1)-го или i-ro тактов входной последовательности (k - 1)-го разр да по четвертой или п той операции способа.

Операции задержки (i - 2)-го, (i - 1)-го и приема i-ro импульсов осуществл ютс  дл  всех М входных последовательностей синхронно во времени и заканчиваютс  до сравнени  уровней импульсов (i - 2)-го, (i - 1)-го, i-ro тактов входной последовательности самого старшего М-ro разр да.

Устройство дл  осуществлени  способа приведено на фиг. 1 и состоит из М идентичных преобразователей 1, каждый из которых используетс  дл  преобразовани  лишь одной последовательности импульсов и располагаетс  в одном разр де.

В преобразователе 1 k-ro разр да, приведенном на фиг. 2, распределитель 2 импульсов своими первыми трем  выходами соединен с соответствующими синхронизирующими входами (С-входы) трех D-тригге- ров 3-5, информационные входы (D-входы) которых объединены и  вл ютс  входом преобразовател  1, соединенным с. информационной шиной Xk. Вход распределител  2 импульсов соединен с шиной Т тактовых импульсов. Пр мые выходы D-триггеров 3-5 соединены с первыми входами коммутаторов 6-8 соответствен но, выходы которыхсоединены с D-входзми D-триггеров 9-11. С-входы D-триггеров 9-11 объединены и соединены через элемент 12 задержки с четвертым выходом распределител  2 импульсов. Пр мые выходы D-триггеров 9- 11 соединены с соответствующими выходными шинами переноса ai, bk, Ck. Выход мажоритарного элемента 13 соединен с выходной шиной yk. Вторые входы коммутаторов 6-8 объединены и соединены с выходом коммутатора 14, второй вход которого соединен с выходом инвертора 15, а первый вход - с входной шиной суммарного переноса yk-H, котора  соединена с выходной шиной преобразовател  1 ближнего старшего (k + 1)-го разр да. Входна  шина суммарного переноса yk также соединена с входом инвертора 15 и с первыми1 входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16-18, вторые входы которых соединены с соответствующими трем  входными шинами переноса ak+1, bk+1, Ck+1. Входные шины переноса

ak+1, bk+1, Ck+1 соединены с соответствующими выходными шинами переноса преобразовател  1 (k + 1)-го разр да . Выходы элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 16-18 соединены с вторыми входами соответствующих коммутаторов 19-21 , с соответствующими входами формировател  Три из трех 22 и с соответствующими выходными шинами управлени  die, Ik, fk, которые

0 соединены с соответствующими входными шинами управлени  преобразовател  1 ближайшего младшего (k - 1)-го разр да. Выход формировател  Три из трех 22 соединен с управл ющими входами коммутаторов 14,

5 19-21. Первые входы коммутаторов 19-21 соединены с соответствующими входными шинами управлени  dk+1, lk+1, fk-и. которые соединены с соответствующими выходными шинами управлени  преобразовател  1 (k +

0 1)-го разр да. Выходы коммутаторов 19-21 соединены с управл ющими входами коммутаторов 6-8 соответственно. Выходна  шина yk соединена с входной шиной суммарного переноса преобразовател  1 (k- 1)-го разр да.

5 Выходные шины переноса ак, bk, Ck соединены с соответствующими входными шинами переноса преобразовател  1 (k- 1)-го разр да. На три входные шины управлени  dv+1, 1м+1, fM+1, три входные шины переноса ам+i, Ьм+1,

0 см+1 и входную шину суммарного переноса ум-н преобразовател  1 самого старшего М-го разр да подаютс  сигналы нулевого уровн . Работает преобразователь 1. включенный в тракт любого k-ro разр да, следующим

5 образом.

На вход распределител  2 импульсов с шины Т тактовых импульсов подаютс  тактовые импульсы (фиг. За) с той же частотой, что и импульсы k-ro разр да с информационной

0 шины входной последовательности (фиг. 36). На первом-четвертом выходах распределител  2 импульсов формируютс  последовательности импульсов, приведенные соответственно на фиг. Зв, г, д и е. D-триггеры

5 3-5 осуществл ют задержку поступающих на их D-входы импульсов на два такта. Сигналы с выходов D-триггеров 3-5 поступают на первые входы коммутаторов 6-8. Далее преобразователь 1 может работать в трех режимах.

01) Если коррекци  уровней импульсов в

преобразовател х 1 более старших разр дов не проводилась ни разу, то с входных шин управлени  подаютс  сигналы нулевого уровн , а сигналы на входных шинах переноса и

5 входной шине суммарного переноса равны между собой. Сигналы с этих шин открывают первые входы коммутаторов 6-8, в результате чего они пропускают сигналы с выходов D- триггеров 3-5 на D-входы D-триггеров 9-11. С выходов D-триггеров 9-11 сигналы поступают на входы мажоритарного элемента 13, который формирует выходной импульс с уровнем, равным уровн м двух из трех поступающих на его входы импульсов.

2)Если один из уровней трех рассматриваемых импульсов входной последовательности (k + разр да отличен от двух других, то сигнал на одной из входных шин переноса будет отличен от сигналов на двух других шинах переноса и входной шине суммарного переноса. При этом на выходе формировател  Три из трех 22 будет сформирован сигнал единичного уровн , а на выходе коммутатора 14 - сигнал yVn. В результате один из коммутаторов 6-8 пропустит сигнал не с выхода D-триггера З, 4 или 5, а с выхода коммутатора 14.

3)Если после коррекции уровней импульсов в одном или нескольких преобразовател х 1 более старших разр дов уровни всех трех импульсов входной последовательности (k+ 1)-го разр да окажутс  равными , то сигнал на одной из входных шин управлени  (той, где коррекци  уровн  импульса производитс  в последний раз) будет отличен от сигналов на остальных двух шинах . При этом один из коммутаторов 6-8 пропустит сигнал не с выхода D-триггера З, 4 или 5, а с выхода коммутатора 14, уровень которого равен yk + 1.

Коммутатор 6-8,14,19-21 работает следующим образом. Если на его управл ющий вход подаетс  сигнал нулевого уровн , то он пропустит сигнал, подаваемый на первый вход. В противном случае пропускаетс  сигнал , подаваемый на второй вход.

Формирователь Три из трех 22 на выходе формирует сигнал нулевого уровн , если сигналы на всех трех его входах имели нулевой уровень. В противном случае будет сформирован сигнал единичного уровн .

Элемент 12 задержки предназначен дл  согласовани  во времени операций. Элемент 12 задержки преобразовател  1 k-ro разр да задерживает поступающий на вход сигнал на врем  Ak, определ емое по формуле

Ak (М - k)(Ti + 2Т2 + Тз) + Т2 + Т4, ,

где Ti - врем  преобразовани  сигнала в D-триггере;

Т2 - врем  преобразовани  сигнала в коммутаторе;

Тз тах(Тз1 + Тза, Тзз + Тзз),

Т4 тахПТт, тах(Тз1 + Тз2, Тзз) +

Тэт - врем  преобразовани  сигнала в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ;

Тз2 - врем  преобразовани  сигнала в формирователе Три из

Тзз - врем  преобразовани  сигнала в инверторе;

Тз4 - врем  преобразовани  сигнала в мажоритарном элементе.

Один из возможных вариантов включени  устройства, реализующего способ, в тракт преобразовани  аналоговых сигналов в цифровые показан на фиг. 4 и включает в себ  последовательно соединенные датчик 23, аналого-цифровой преобразователь 24, устройство 25, реализующее способ, и устройство 26 цифровой обработки сигналов.

Ф о р м у л а и з о б р е т е н и  

1. Способ преобразовани  последовательностей пр моугольных импульсов,

включающий операции задержки, сравнени , коррекции уровней импульсов и многократного последовательного повторени  преобразовани , в i-м такте которого в каждом из М поступающих параллельно входных последовательностей пр моугольных импульсов (i - 2)-й импульс дважды задерживают на один такт, (i - 1)-й импульс задерживают на один такт, i -и импульс не задерживают, дл  каждой k-й входной последоватёльности сравнивают уровни (1-2)- го, ( - 1)-го, i-ro импульсов входной последовательности k-ro разр да во врем  действи  i-ro такта, формируют выходной i-й импульс последовательности k-ro разр да с

уровнем, равным уровню двух из трех подвергавшихс  сравнению импульсов, причем если уровни импульсов (i - 2)-го, (i - 1)-ro, i-ro тактов входной последовательности ближайшего старшего (k + 1)-го разр да не рав ны между собой, то из трех анализируемых выбирают тот такт, в котором уровень импульса входной последовательности (k + 1)- го разр да отличаетс  от уровней импульсов в двух других тактах, и на врем  действи 

такта, до сравнени  уровней (i - 2)-го, (i - 1)-го, i-ro импульсов входной последовательности k-ro разр да, замен ют уровень импульса в выделенном такте на инверсное значение уровн  выходного импульса i-ro

такта выходной последовательности (k + 1)- го разр да, отличающийс  тем, что, с целью повышени  точности преобразовани  в динамическом режиме за счет учета уровней импульсов входных последовательностей всех разр дов при одновременном

повышении помехоустойчивости за счет коррекции уровней импульсов входных последовательностей в каждом такте преобразовани , после замены уровн  импульса в выделенном такте входной последовательности k-ro разр да, при совпадении уровней импульсов (i - 2)-го, (i - 1)-го, 1-го тактов входной последовательности k-ro разр да, на врем  действи  i-ro такта, до сравнени  уровней импульсов во входной последовательности ближайшего младшего (k - 1)-го разр да, замен ют уровень импульса входной последовательности (k - 1)-го разр да в выделенном такте на уровень выходного импульса i-ro такта выходной последовательности k-ro разр да.

2. Устройство дл  преобразовани  последовательностей пр моугольных импульсов , содержащее М (по числу разр дов обрабатываемого кода) идентичных преобразователей , каждый из которых содержит информационную шину, выходную шину, шину тактовых импульсов, три входные шины переноса, входную шину суммарного переноса , три выходные шины переноса, распределитель импульсов, шесть D-тригге- ров, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, три коммутатора, элемент задержки и мажоритарный элемент, в котором вход распределител  импульсов соединен с шиной тактовых импульсов, первый, второй и третий выходы - с С-входами первого, второго и третьего D-триггеров соответственно , а четвертый выход - через элемент задержки с С-входами четвертого, п того и шестого D-триггеров, выходы которых соединены с соответствующими трем  выходными шинами переноса и с соответствующими входами мажоритарного элемента, D-входы четвертого, п того и шестого D-триггеров соединены с выходами первого, второго и третьего коммутаторов соответственно, первые входы которых соединены с выходами первого, второго и третьего D-триггеров соответственно, первые входы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими трем  входными шинами переноса, а вторые входы - с входной шиной суммарного переноса соединенной также с входом инвертора, D-входы первого , второго и третьего D-триггеров соединены с информационной шиной, выход мажоритарного элемента соединен с выходной шиной, причем шины тактовых импульсов объединены между собой, выходна  шина

преобразовател  k-ro разр да соединена с

входной шиной суммарного переноса преобразовател  ближайшего младшего (k -1)го разр да, три выходные шины переноса

преобразовател  k-ro разр да соединены с

соответствующими трем  входными шинами переноса преобразовател  (k - 1)-го разр да , отличающеес  тем, что, с целью повышени  точности за счет учета уровней импульсов входных последовательностей

всех разр дов при одновременном повышении помехоустойчивости за счет обеспечени  коррекции уровней импульсов входных последовательностей в каждом такте преобразовани , в каждый из его преобразователей введены три входные шины управлени , три выходные шины управлени , четыре коммутатора и формирователь Три из трех, в котором входна  шина суммарного переноса соединена с первым входом четвертого коммутатора, второй вход которого соединен с выходом инвертора, выходы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами п того, шестого и седьмого коммутаторов соответственно, с соответствующими выходными шинами управлени  и с соответствующими входами формировател  Три из трех, выход которого соединен с управл ющими входами четвертого, п того,

шестого и седьмого коммутаторов, первые входы п того, шестого и седьмого коммутаторов соединены с соответствующими входными шинами управлени , а выходы п того, шестого и седьмого коммутаторов

соединены с управл ющими входами первого , второго и третьего коммутаторов соответственно , вторые входы которых соединены с выходом четвертого коммутатора , причем выходные шины управлени 

преобразовател  k-ro разр да соединены с соответствующими трем  входными шинами управлени  преобразовател  (k - 1)-го разр да, на три входные шины переноса, три входные шины управлени  и входную

шину суммарного переноса преобразовател  самого старшего М-го разр да подаютс  сигналы нулевого уровн .

S.

I 7 I I

InJTLn

и

у

iiii

u

I I

П JL

I I

I/

1

JUL

i i

tfjlJ1 i П i П i П i П

jLJL

i i

Jl

JL э

i i

i П

t

JL «

Vr J

фиг. 4

Claims (2)

1. Формула изобретения

   1. Способ преобразования последовательностей прямоугольных импульсов, включающий операции задержки, сравнения, коррекции уровней импульсов и многократного последовательного повторения преобразования, в i-м такте которого в каждом из М поступающих параллельно входных последовательностей прямоугольных импульсов (I - 2)-й импульс дважды задерживают на один такт, (I - 1)-й импульс задерживают на один такт, i -й импульс не задерживают, для каждой k-й входной последовательности сравнивают уровни (1-2)го, (I - 1)-го, i-ro импульсов входной последовательности к-го разряда во время действия i-ro такта, формируют выходной i-й импульс последовательности к-го разряда с уровнем, равным уровню двух из трех подвергавшихся сравнению импульсов, причем если уровни импульсов (i - 2)-го, (i - 1)-го, i-ro тактов входной последовательности ближайшего старшего (к + 1)-го разряда не рав ны между собой, то из трех анализируемых выбирают тот такт, в котором уровень импульса входной последовательности (к + 1)го разряда отличается от уровней импульсов в двух других тактах, и на время действия i-го такта, до сравнения уровней (i - 2)-го, (i 1)-го, i-ro импульсов входной последовательности k-го разряда, заменяют уровень импульса в выделенном такте на инверсное значение уровня выходного импульса i-ro такта выходной последовательности (к + 1)го разряда, отличающийся тем, что, с целью повышения точности преобразования в динамическом режиме за счет учета уровней импульсов входных последовательностей всех разрядов при одновременном повышении помехоустойчивости за счет коррекции уровней импульсов входных последовательностей в каждом такте преобразования, после замены уровня импульса в выделенном такте входной последовательности k-го разряда, при совпадении уровней импульсов (i - 2)-го, (i - 1)-го, i-ro тактов входной последовательности k-го разряда, на время действия i-ro такта, до сравнения уровней импульсов во входной последовательности ближайшего младшего (к - 1)-го разряда, заменяют уровень импульса входной последовательности (к - 1)-го разряда в выделенном такте на уровень выходного импульса i-ro такта выходной последовательности k-го разряда.
2. 2. Устройство для преобразования последовательностей прямоугольных импульсов, содержащее М (по числу разрядов обрабатываемого кода) идентичных преобразователей, каждый из которых содержит информационную шину, выходную шину, шину тактовых импульсов, три входные шины переноса, входную шину суммарного переноса, три выходные шины переноса, распределитель импульсов, шесть D-триггеров, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, три коммутатора, элемент задержки и мажоритарный элемент, в котором вход распределителя импульсов соединен с шиной тактовых импульсов, первый, второй и третий выходы - с С-входами первого, второго и третьего D-триггеров соответственно, а четвертый выход - через элемент задержки с С-входами четвертого, пятого и шестого D-триггеров, выходы которых соединены с соответствующими тремя выходными шинами переноса и с соответствующими входами мажоритарного элемента, D-входы четвертого, пятого и шестого D-триггеров соединены с выходами первого, второго и третьего коммутаторов соответственно, первые входы которых соединены с выходами первого, второго и третьего D-триггеров соответственно, первые входы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими тремя входными шинами переноса, а вторые входы - с входной шиной суммарного переноса, соединенной также с входом инвертора, D-входы первого, второго и третьего D-триггеров соедине ны с информационной шиной, выход мажоритарного элемента соединен с выходной шиной, причем шины тактовых импульсов объединены между собой, выходная шина преобразователя k-го разряда соединена с входной шиной суммарного переноса преобразователя ближайшего младшего (к -1)го разряда, три выходные шины переноса преобразователя k-го разряда соединены с соответствующими тремя входными шинами переноса преобразователя (к - 1)-го разряда, отличающееся тем, что, с целью повышения точности за счет учета уровней импульсов входных последовательностей всех разрядов при одновременном повышении помехоустойчивости за счет обеспечения коррекции уровней импульсов входных последовательностей в каждом такте преобразования, в каждый из его преобразователей введены три входные шины управления, три выходные шины управления, четыре коммутатора и формирователь Три из трех, в котором входная шина суммарного переноса соединена с первым входом четвертого коммутатора, второй вход которого соединен с выходом инвертора, выходы первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами пятого, шестого и седьмого коммутаторов соответственно, с соответствующими выходными шинами управления и с соответствующими входами формирователя Три из трех, выход которого соединен с управляющими входами четвертого, пятого, шестого и седьмого коммутаторов, первые входы пятого, шестого и седьмого коммутаторов соединены с соответствующими входными шинами управления, а выходы пятого, шестого и седьмого коммутаторов соединены с управляющими входами первого, второго и третьего коммутаторов соответственно, вторые входы которых соединены с выходом четвертого коммутатора, причем выходные шины управления преобразователя k-го разряда соединены с соответствующими тремя входными шинами управления преобразователя (к - 1)-го разряда, на три входные шины переноса, три входные шины управления и входную шину суммарного переноса преобразователя самого старшего М-го разряда подаются сигналы нулевого уровня.

   Я

   ' 1 ^£ 1 ³ * < 1 7 L ^α I 1 1 t - ι I 1 1 —T и· 1 . IL· 8 t 1 1 • 7 1' 1 П 1 Π ------------------------------------------;-------------------------- _t 1 1 1 1 1 t Φ Π I 1 il 1 _J1_ э , | I 1 1 1 1 * ^υ - Π 1 J J j Π Π Π ____fl <?

   Фиг. 3 фиг. ϊ