SU1711331A1 - Устройство кодировани и декодировани сигналов звукового вещани - Google Patents

Abstract

Изобретение относитс ) к вычислительной технике и технике св зи. Его использование в цифровых системах передачи, хранени  и воспроизведени  звуковых сигналов позвол ет . повысить точность преобразовани  j при сохранении пропускной способности j и упростить устройство, состо щее гиз колера и декодера. Кодер содержит фильтр нижних частот, аналого- .цифровой преобразователь, запоминающий блок, блок пр мого преобразовани  Фурье, узел пам ти, детектор пор дка максимальной составл ющей, регистр кода пор дков и блок синхронизации . Декодер содержит узел пам ти, блок обратного преобразовани  Фурье, цифроаналоговый преб- разователь, фильтр нижних частот, регистр кода пор дков и блок синхронизации . Благодар  введению в кодер блока формировани  адреса считывани  мантиссы и формировател  потока пор дков, в декодер - блока формировани  адреса записи спектральных составл ющих, а также выполнению блоков пр мого и обратного преобразовани  Фурье в виде дискретных косинусных преобразователей снижаетс  коэффициент нелинейных / искажений и упрощаетс  схема устройства , 5 з.п.ф-лы, 8 ил. с

Description

Изобретение относитс  к вычисли- тельной технике и технике св зи может быть использовано в цифровых системах передачи, хранени  и воспроизведени  звуковых сигналов.

Цель изобретени  - повышение точности преобразовани  при сохранении пропускной способности и упрощение устройства.

На фиг.. 1 и 2 приведены блок-схемы кодера и декодера устройства; на фиг. 3-7,- функциональные схемы соответственно дискретного косинуснбго преобразовател , второго запоминающего блока, формировател  адреса считывани  мантисс, формировател  адреса записи спектральных составл ющих и запоминающего блока1, на фиг. 8 - временные диаграммы сигналов.

Устройство кодировани  и декодировани  звуковых сигналов состоит из кодера (фиг.1) и декодера (фиг.2). Кодер содержит фильтр 1 нижних частот (НЧ), аналого-цифровой.преобразователь 2 (ЦАП). запоминающий

со оо

3

блок 3 блок Л пр мого преобразовани  Фурье, узел 5 пам ти, декодер 6 пор дка максимальной составл ющей регистр 7 кода пор дков блок 8 формировани  адреса считывани , формирователь 9 потока пор дков и блок 10 синхронизации.

Декодер содержит узел 11 пам ти, блок 1Ъ обратного преобразовани  Фурье , цифроаналоговый преобразователь 13 (ЦАП), ФНЧ И, регистр 15 кода пор дка, блок 16 формировани  адреса записи спектральных составл ющих и блок 17 синхронизации.

Блок k пр мого преобразовани  Фурье (фиг.З) выполнен как дискретный косинусный преобразователь и содержит перемножитель 18, счетчик 19 импульсов, блок 20 посто нной пам ти , сумматор 21, первый и второй буферные регистры 22 и 23. На фиг.З обозначены информационные входы 2А, вход 25 синхронизации, тактовый вход 26 и управл ющий вход 27.

Узел 5 пам ти (фиг.А) содержит счетчик 28 импульсов триггер 29, первый и второй блоки 30 и 31 оперативной пам ти, первый - третий мультиплексоры 32-31 и первый - четвертый ключи 35-38. На фиг. обозначены информационные входы 39 первые и вторые адресные входы 0 и И управл ющий вход 2, тактовый вход Д3 записи и тактовый вход kb считывани .

Блок 8 формировани  адреса считывани  мантиссы (фиг.5) содержит первый и второй счет.чики 5 и 6 импульсов, группу 4 7 счетчиков импульсов , источник 48 посто нного кода, ключ 49, компараторы 50, шифратор дешифратор 52, формирователи 53 импульсов, элементы И 54 и элемент ИЛИ 55. На фиг.5 обозначены информационные входы 56, вход 57

I ZlX(n), при К

5

0

синхронизации, счетный вход 58, тактовый вход 59, первые и вторые выходы 60 и 61.

Формирователь 9 потока пор дков реализуетс  на сдвиговом регистре.

Остальные блоки кодера выполнены как в известном устройстве.

Блок 16 формировани  адреса записи спектральных составл ющих (фиг.5 и.6) содержит те же элементы 5-55, что и блок 8 кодера, а кроме того первую и вторую группы 62 и 63 триггеров и второй элемент ИЛИ 64, выход которого  вл етс  третьим выходом 65 блока 16.

Узел 11 пам ти содержит (фиг,7) счетчик 66 импульсов, триггер 67, первый -четвертый ключи 68-71, пер- вый - третий мультиплексоры 72-7, первый и второй дешифраторы 75 и 76, первую и вторую группы 77 и 78 ключей , первую и вторую группы 79 и 80 блоков оперативной пам ти. На фиг.7 5 обозначены информационный вход 81, первые и вторые адресные входы 82 и 83, вход 84 смены режимов, управл ющий вход 85, тактовый вход 86 считывани  и тактовый вход 87 записи.

Блок 12 обратного преобразовани  Фурье выполнен как обратный дискретный косинусный преобразователь и реализуетс  аналогично блоку 4 кодера.

Остальные блоки декодера выполнены так же как в известном устройстве.

Кодер устройства работает следующим образом.

Аналоговый сигнал через ФНЧ 1 поступает на АЦП 2, в Кхотором осущест- 0 вл ете  линейное ИКМ-преобразование. Далее сигнал с выхода АЦП 2 поступает на блок 3, в котором происходит запоминание блоков отсчетов ИКМ. В преобразователе 1 эти блоки преобра- 5 зуютс  в блоки спектральных составл ющих в соответствии с выражением

0

5

Ч(К)

де Х(п) Y(X)(K

ми

/v

,, ,п,«

отсчеты, вход щие в обрабатываемый блок; 0,1,...,N-1) - коэффициенты /ЖП, которые представл ют мгно55

Отли ского с что отр

(1)

1,2,...,N-1

венный спектр обрабатываемого ., сигнала .

Отличие спектра ЛКП от классического спектра Фурье-(состоит в том, что отрезок сигнала раскладываетс 

по набору ортогональных гармонических сигналов вила cos( -НА,) с

К /v

(I Ч

безразмерными частотами f . ---К .fj

(у классического преобразовани  Фус 2frKv рье частоты f.u ---) и фазами

1Гк

и ™- в отличие от классическо ZN

кого преобразовани  Фурье,не завис щими от обрабатываемой последовательности отсчетов. При этом коэффициенты /ЖП -вещественные числа (коэффициенты Фурье - комплексные), а разрешающа  способность по частоте у ДКП равна &f F/2N, F - частота дискретизации, и в два раза выше, чем у классического преобразовани  Фурье при одной и той же длине обрабатываемого блока. По этой причине повышаетс  эффективность спектрального преобразовани , так как спектральные составл ющие снимаютс  чаще и, следовательно, спектр /1ПК ближе к естественному, а также упрощаетс  аппаратурна  реализаци  кодера и декодера, так как дл  вещественных составл ющих в отличие от комплексных требуетс  только один канал обработки.

Работа преобразовател  заключаетс  в последовательном вычислении значений спектральных составл ющих блока. При этом дл  каждой составл ющей производитс  перемножение перемножителем 18 значений всех отсчетов блока ИКМ, поступающих на - входы 2k с блока 3 на соответствующие значени  косинусов, записанных в блок 20 посто нной пам ти и поступающих на другие входы перемножите- л,  18. Результаты перемножени  складываютс  в сумматоре 21, при этом в регистре 22 фиксируютс  промежуточные сложени , а в регистре 23 - значени  каждой спектральной составл ющей . Адресаци  блока 20 осуществл етс  счетчиком 19, на входы которого поступают синхросигналы с блока 10: на входы 26 - тактова  частота умножени  и сложени , нэ вход 27 - частота смены блоков, а на вход 25 поступают синхросигналы с частотой дискретизации, которые фиксируют результат вфегистре 23 и обнул ют регистр промежуточного результата 22. Эти сигналы могут быть получены не с блока 10, а с

выхода соответствующего разр да счетчика 19;

Каждый блок из N спектральных составл ющих разбиваетс  на частотные группы, соответствующие критическим полосам слуха, и записываютс  в узел 5. В частотных группах спектральные составл ющие представл ютс  в формате кода с поблочно-плавающей зап той, при этом длина мант тисе в частотных группах переменна. Блоки спектральных составл ющих, поступающие.с информационных входов

5 39 на два идентичных блока 30 и 31 оперативной пам ти, записываютс  в них по очереди. Очередность работы узлов 30 и 31 определ етс  состо нием триггера 29, на счетный вход

0 которого (вход 2) поступает частот та смены блоков с третьего выхода

блока 10. С его же первого и п то- го выходов на входы 3 и М посту- пают тактовые частоты записи и

считывани , которые в соответствии с положением триггера 29 через ключи 35-38 поступают на соответствующие : входы обращени  блоков 30 и 31. Адресные шины блоков 30 и 31 подклю0 чаютс  через мультиплексоры 32 и 33 к выходам счетчика 28 (адреса записи) или к первым адресным вхо- ,: дам 0 (считывани  сло ) , подключенным к первым выходам блока 8. Уп5 равление этими мультиплексорами осуществл етс  также триггером 29. Таким образом, при записи адресные шины соответствующего блока 30 или 31 подключены к выходу счетчика 28, ;

0 измен ющего состо ние с частотой записи. При этом осуществл етс  параллельна  запись слов в этот блок 30 и 31 с выхода преобразовател  4. Другой блок 31(30) находитс  в режи5 ме считывани . К его адресным шинам подключены адресные выходы считывани  слов блока 8 и считывание слов этого блока осуществл етс  с частотой считывани . Выбор из счи0 тываемого слова нужного разр да осуществл етс  мультиплексором 3, уп- равл емым по входам 1 с вторых адресных выходов (считывани  разр дов ) блока 8.

5 Таким образом, при считывании осуществл етс  формирование последовательного потока из матрицы блока спектральных составл ющих. Скорость

т 171

этого потока (длина блока мантисс) определ етс  количеством импульсов частоты считывани  f, -бит/с:

v.-jl a-KMf+q) (2)

где L - количество частотных групп

(обычно выбирают L 24)i К - разр дность пор дка (при 16-разр дном коде спектральных составл ющих Кпор 4), Q - число бит, выделенных дл  кодировани  мантисс всех N спектральных составл ющих блока. .-

Одновременно в детекторе о определ ютс  значени  пор дков максимальных составл ющих дл  каждой группы спектральных составл ющих и аапо- минаютс  в регистре 7. Таким образом , по окончании цикла записи блока спектральных составл ющих в блоке 5 на выходе регистра 7 зафиксированы значени  пор дков групп этого блока спектральных составл ющих. Далее осуществл етс  запись следующего блока в узел 5 и его обработка в детекторе 6 и регистре 7 и последовательное, считывание из узла 5 потока мантисс в соответствии с адресными сигналами„ вырабатываемыми блоком 8, и потока пор дков из формировател  9. Адресные сигналы, выработанные в блоке 8, соответствуют зафиксированным в нем значени м пор дков блока спектральных составл ющих по окончании цикла записи данного блока. В формирователе 9 осуществл етс  параллельно-последовательное преобразование кода пор дков блока спектральных составл ющих.

Блок 8 формирует адреса считывани  слов и разр дов дл  блока 5 таким образом , чтобы при считывании осуществл лось преобразование в коде плаваю- щей зап той и переменной ллйной ман- тиссы. Блок 8 формировани  адреса считывани  мантисс работает следующим образом.

При поступлении на вход 57 импуль- са (fgd, фиг.8) частоты смены блоков с третьего выхода блока 10 осущест-; вл етс  параллельна  запис ь в вычитающие счетчики пор дков групп спектральных составл ющих и в вычитающий счетчик 45 адреса считывани  разр да, при этом, в счетчики 47 со входов 56 осуществл етс  запись пор дков с регистра .2, а в счетчик 45 - с источни8

ка 48 посто нного кода. Состо ние счетчиков 47 сравниваетс  с состо нием счетчика 45 компараторами 50. При этом, так как на выходе счетчика 45 максимальное значение кода пор дка (адрес старшего разр да блока 5), то уровень логической 1 по вл етс  на большинстве (или на всех) выходах компараторов 50. В зависимости от этого элемент И 54.ro вырабатывает управл ющий сигнал на элетронный ключ 49. В том случае, если в блоке спектральных составл ющих нет групп с максимальным значением пор дка, ключ 49 открыт и с входа 58 через него на тактовый вхо/ч счетчика 45 поступают импульсы (фиг.8) с шестого входа блока 10. Изменение состо ни  счетчика 45 происходит до тех пор, пока не наступит равенство хот  бы в одном из компараторов 50. Тогда изменитс  состо ние элемента И 5.го и ключ 49 закроетс , при это состо ние счетчика 45 будет соответствовать максимальному значению пор дка группы в считываемом блоке и, таким образом, будет установлен адрес первого из считываемых разр дов. Кроме того, при равенстве хот  бы в одном из компараторов 50 произой- дет параллельна  запись в счетчик 46 адреса считывани  слов. Такт записи вырабатываетс  узлом, состо щим из т-1 элемента И 5, формирователей 53 импульсов и элемента ИЛИ 55. Назначение узла - выработать такт записи при по влении логической 1м на выходе в одном из компараторов 50, а также в том случае, если эта 1м исчезает, но она есть в каком-либо из других компараторов 50. Код, записываемый в счетчик 46, определ етс  дешифратором 51. Этот дешифратор может -быть выполнен, например , на ПЗУ, в котором записаны нижние границы частотных групп ( адресов слов). Элементы И 54.1-54.(го-1) обеспечивают очередность установки адресов слов в тех случа х, когда уровень логической 1 по вл етс  на выходах нескольких компараторов 50. Таким образом, еще до по влени  на входе 59 счетчика 46 Јл.п11(фиг.8)

. -СЛО 6

на его выходе 60, подключенном к входу 40 блока 5, уже установлен адрес считывани  слова и первый импульс , который осуществл ет считывание в блок 5, переводит счетчик

6 в состо ние, соответствующее адресу следующего слова. Такой процесс продолжаетс  до тех пор, пока дешифратор 52 не опознает одно из значений кодов (адресов слов) соответствующих верхним границам частотных групп. В этом случае перепад уровн  на одном из его выходов переключит по счетному входу соответствующий счетчик kl, и, таким образом , эта группа подготовлена к считыванию следующих разр дов мантиссы. Переход же к этому процессу произойдет после того, ,как во всех компара

торах 50 логическа  1 окажетс  на выходах «с, через элемент И 5.т откроетс  ключ 9 и сигнал Јда« переведет счетчик А5 в состо ние, соответствующее Следующему разр ду.

Таким образом осуществл етс  управление считыванием потока мантисс М (фиг„8) из узла 5.Цифровой поток передаетс  из кодера в декодер по линии св зи.

Декодер устройства работает следующим образом.

Последовательный код пор дков из цифрового потока поступает на регист 15, где преобразуетс  в параллельный код, который записываетс  в блок 16. Последний формирует адреса записи слов и разр дов и управл ющий сигнал которые позвол ют при записи потока мантисс в блок 11 осуществить npe-v образование в линейный код.

Узел 18 работает следующим образо

Цифровой поток, поступающий на информационный вход 81 двух идентичных групп 79 и 80 блоков оперативной пам ти , записываетс  в них по очереди. Очередность работы групп 79 и 80 определ етс  состо нием триггера 67, на счетный вход которого поступает сигнал с входа 85 (фиг.8) с третьего входа блока 17. С его же второго и четвертого выходов поступают тактовые частотй записи и считывани  на входы 86 и 87, которые в соответствии с положением триггера 67 через ключи 68-71 поступают на группы 77 и 78 ключей. Адресные шины бло г ков в группах 79 и 80 через мультиплексоры 12 и 13 подключаютс  к вы- ходам счетчика 66 (адреса считывани  или к адресным входам 82 (записи сло подключенным к соответствующим выходам блока 16. Управление этими мультиплексорами 7.2 и 73 осуществл етс 

7П33110

также триггером 67. Таким образом, при считывании адресные шины соответствующего блока оперативной пам ти подключены к выходу счетчика 66, измен ющего состо ни  с частотой считывани , соответствующие группы 77 и

10

15

20

25

30

35

р ,

м

5$ )

40

50

78 ключей при этом открыты, и, вследствие этого, осуществл етс  парал- лельное считывание слов с блока этой группы на входы преобразовател  12 , через мультиплексор 7 управл емый триггером 67. В этот интервал времени блоки другой группы наход тс  в режиме записи. К их адресным шинам подключены адресные выходы записи слов блока 16, а запись слов в блоки этой группы осуществл етс  с частотой записи (вход 87). Выбор нужных разр дов в этом случае определ етс  дешифраторами 75 и 76, управл ющими группами 77 и 78 ключей. Эти дешифраторы 75 и 76 работают следующим образом: при считывании на всех выходах логические 1 независимо от сигналов на остальных входах, при записи сигнал логическа  1 по вл етс  на одном из выходов, соответствующем адресу 83 разр да записи, поступающему с соответствующего выхода блока 16. При этом наличие сигнала на входе 81 управлени  приводит к по влению логической 1 на выходах дешифратора 75 И 76, управл ющих всеми ключами более старших разр дов. Таким образом, при записи осуществл етс  одновременное преоб- ; разование кода с плавающей зап той и с переменной.длиной мантиссы в линейный код, так как в блоках групп 79. (80) оказываетс  записанной матрица блока спектральных составл ющих.

Считываемые с узла 11 блоки спектральных составл ющих обрабатываютс  45 в ОДКП 12, в котором происходит преобразование их в блоках отсчетов ИКМ в соответствии с выражением

J(n) (K)cos tЈ2g1lK .

. ЈN

0,1,..,, N-1

n

(2)

X(n)

Y(K)

-восстановленна  последовательность из N от . счетов;

-восстановленные спектральные составл ющие, . представленные в квазилинейном коде.

11

С выхода преобразовател  12 ИКМ- сигнал поступает в ЦАП 13 и далее на ФНЧ 1, с выхода которого аналоговый (восстановленный) сигнал поступает на выход устройства.

В блоке 17 из цифрового потока, поступающего на его вход, выдел етс  последовательность символов цикловой синхронизации, осуществл етс  синхронизаци  декодера ,с кодером и вырабатываютс  последовательности синхронизирующих сигналов, необходимых дл  работы всех синхронизируемых блоков декодера.

Таким образом, в рассматриваемом устройстве осуществл етс  минимизаци  суммарной среднеквадратичной ошибки кодировани  при условии, что всего на кодирование мантисс всех N спектральных составл ющих блока выделено Q бит. Дл  этого в каждой частотной группе вычисл етс  значение пор дка В(1), 1 - номер частотной группы, по которым формируетс  поток разр дов мантисс следующим образом. Сначала передаютс  старшие разр ды мантисс частотных групп с максимальным значением пор дка, затем передаютс  следующие по старшинству разр ды мантисс этих частотных групп, а также тех групп, где значение пор дка на единицу меньше максимального и т.д. Процесс формировани  потока мантисс продолжаетс  таким образом до тех пор, пока не сформируетс  последовательность из Q старших разр дов мантисс, причем величина Q определ етс  требуемой скоростью V передачи цифрового потока (выражение (2).

Как показала проверка, объективные параметры восстановленного в результате декодировани  сигнала значительно лучше, Мем в извественом устройстве и приближаютс  к соответствующим параметрам исходного ИКН- . сигнала. Действительно, при обработке , например, моночастотного сигнала его энерги  сосредоточена в нескольких спектральных составл ющих. В соответствии с описанным методом кодировани  эти спектральные составл ющие будут переданы без сжати .

Рассмотренное устройство при ско- рости цифрового потока 166 кБкг/с по вол ет снизить коэффициент нелинейны искажений с 1 до 0,05%.

х

. - оз ых

1331 -л

Claims (3)

1. Формула изобретени 

   1. Устройство кодировани  и декодировани  сигналов звукового вещани , содержащее кодер, выполненный на фильтре нижних частот, вход которого  вл етс  входом устройства, а выход соединен с информационным входом

   JQ аналого-цифрового преобразовател , выходы которого подключены к информационным входам запоминающего блока, выходы которого соединены с информационными входами блока пр мого пре15 образовани  Фурье, выходы которого подключены к информационным входам узла пам ти и детектора пор дка максимальной составл ющей, выходы которого соединены с информационными

   20 входами регистра кода пор дков, блока синхронизации, первый выход которого подключен к тактовому входу записи узла пам ти, к входам синхронизации аналого-цифрового преобразова25 тел , заломи на кчцего блока, блока пр мого преобразовани  Фурье и детектора пор дка максимальной составл ющей , второй выход блока синхронизации соединен с тактовыми входами

   30 запоминающего блока и блока пр мого преобразовани  Фурье, третий выход блока синхронизации подключен к управл ющим входам запоминающего блока , узла пам ти и блока пр мого преоб35 разовани  Фурье, четвертый выход блока синхронизации соединен с тактовыми входами детектора пор дка максимальной составл ющей и регистра кода пор дков, п тый выход блока синхро40 низации подключен к тактовому входу считывани  узла пам ти, декодер, выполненный на регистре кода пор дков, узле пам ти, выходы которого подключены к информационным входам блока

   45 обратного преобразовани  Фурье, выходы которого соединены с информационными входами цифроаналогового преобразовател , выход которого че- рез фильтр нижних частот подключен к

   50 выходу устройства, блоке синхронизации , первый выход которого соединен с входами синхронизации блока обратного преобразовани  Фурье и цифроаналогового преобразовател ,

   се второй выход блока синхронизации подключен к тактовому входу блока обратного преобразовани  Фурье и тактовому входу считывани  узла пам ти , третий выход блока синхрони13

    ации соединен с управл ющими входами блока обратного преобразовани  Фурье и узла пам ти, четвертый выход блока синхронизации подключен к тактовому входу записи узла пам ти , отличающеес  тем, что, с целью повышени  точности преобразовани  при сохранении пропускной способности и упрощени  устройства, в него введены: в кодер - блок формировани  адреса счи- тывани  мантисс и формирователь ...-,, потока пор дка, входы синхронизации которых объединены и подключены к третьему входу блока синхронизации , тактовый вход блока формировани  адреса считывани  мантисс подключен к п тому выходу блока синхронизации , шестой и седьмой выходы которого соединены соответственно со счетным входом блока формировани  адреса считывани  мантисс и тактовым входом формировател  потока пор дка, выходы регистра кода пор дков подключены к информационным входам формировател  потока пор дка и блока формировани  адреса считывани  мантисс, первые и вторые выходы которого соединены содноименными адресными входами узла пам ти, выход которого объединен с выходом формировател  потока пор дков и восьмым выходом блока синхронизации и  вл етс  выходом кодера,, блоке пр мого преобразовани  Фурье выполнен как дискретный косинусный преобразователь , в декодер введен блок формировани  адреса записи спектральных составл ющих, вход синхронизации и тактовый вход которого подключены соответственно к третьему и четвертому выходам блока синхронизй- ции, п тый и шестой выходы которого соединены соответственно со счетным входом блока формировани  адреса записи спектральных составл ющих и тактовым входом регистра кода пор дков, вход которого объединен с информационным входом узла пам ти и входом блока синхронизации и  вл етс  входо декодера, выходы регистра кода пор дков соединены с информационными входми блока формировани  адреса записи спектральных составл ющих, первые - третий выходы которого подключены -, соответственно к первым и вторым адресным входам и входу смены режимов узла пам ти, блок обратного преобра

   U ,

   зовани  Фурье выполнен как обратный дискретный косинусный преобразовать

   0

   5

   0

   5

   5

   0

   5

   0

   5

   2.Устройство по п. отличающеес  тем, что дискретный косинусный преобразователь содержит счетчик импульсов, блок посто нной пам ти, сумматор, первый и второй буферные регистры и перемножитель, первые информационные входы которого  вл ютс  информационными входами преобразовател , выходы счетчика им пульсов соединены с входами блока посто нной пам ти, выходы которого подключены к вторым информационным входам перемножител , выходы которого соединены с первыми входами сумматора , -выходы которого подключены к информационным входам буферных регистров , выходы первого буферного регистра соединены с вторыми входами сумматора, вход обнулени  первого и вход синхро-. нйзации второго буферных регистров объединены и  вл ютс  входом синхронизации преобразовател , входы синхронизации первого буферного регистра и перемножител  объединены со счетным входом счетчика импульсов и  вл ютс  Q тактовым входом преобразовател , вход обнулени  .счетчика импульсов  вл етс  управл ющим входом преобразовател , выходы второго буферного регистра  вл ютс  выходами преобразовател .
2. 3.Устройство по п. 1, о т л и - чающеес  тем, что узел пам ти кодера содержит счетчик импульсов, триггер, первый-- третий мультиплексоры , первый - четвертый ключи и первый и второй блоки оперативной пам ти, информационные входы которых ©ответственно объединены и  вл ютс  информационными входами узла, вход триггера объединен с входом обнулени  счетчика импульсов и  вл етс  управл ющим входом узла, счетный вход счетчика импульсов объединен с информационными входами первого и третьего ключей и  вл етс  тактовым входом записи узла, информационные входы второго и четвертого ключей объединены и  вл ютс  тактовым входом считывани  узла, выходы счетчика импульсов соединены с первыми информационными входами первого и второго мультиплексоров , вторые информационные входы которых соответственно объединены и  вл ютс  первыми адресными входами узла, пр мой выход триггера подключей к управл ющим входам первого мультиплексора, первого и четвертого ключей и первого блока оперативной пам ти, инверсный выход триггера соединен с управл ющими входами второго мультиплексора, второго и третьего ключей и второго блока оперативной пам ти, выходы первого и второго мультиплексоров подключены к адресным входам одноименных блоков оперативной пам ти, выходы первого - четвертого ключей соответственно объединены и подключены к входам синхронизации первого и второго блоков оперативной пам ти, выходы которых соответственно объединены и подключены к информационным входам третьего Y мультиплексора, адресные входы и выход которого  вл ютс  вторыми адресными входами и выходом блока.
3. k. Устройство по п.1, о т ли - чающеес  тем, что блок формировани  адреса считывани  мантиссы содержит первый и второй счетчики импульсов, ключ, дешифратор, шифратор j элемент ИЛИ, группу из m счетчиков импульсов (т - число кодов пор дков), m-компараторов, m формирователей импульсов, m элементов И и источник посто нного кода, выходы которого соединены с информационными входами первого счетчика импульсов, вход разрешени  записи которого объединен с входами разрешени  записи . счетчиков импульсов группы и.  вл етс  входом синхронизации блока, информационные входы счетчиков импульсов группы соответственно объединены и  вл ютс  информационными входами блока, выходы 1-го счетчика импульсов группы (,го) соединены с первыми входами 1-го компаратора, выход Больше.или равно первого компаратора подключен к входу формировател  импульсов и первому входу шифратора, выход Меньше 1-го ком-, паратора соединен с i-ми входами (i-tn)-ro элементов И, выход Больше или равно j-ro компаратора (j 2,m) подключен к j-му входу (j-l)-ro элемента И, выход которого соединен с j-м входом шифратора и входом j-ro формировател  импульсов, выходы всех формирователей импульсов подключены к соответствующим входам элемента ИЛ выход которого соединен с входом разрешени  записи второго счетчика импульсов , счетный вход которого  в

   0

   5

   0

   5

   0

   5

   0

   5

   л етс  тактовым входом блока, выход т-го элемента И подключен к управл ющему входу ключа, информационный вход которого  вл етс  счетным входом блока, выходы шифратора соединены с информационными входами второго счетчика импульсов, выходы которого подключены к входам дешифратора и  вл ютс  первыми выходами блока, 1-й выход дешифратора (,m) соединен со счетным входом 1-го счетчика импульсов группы, выход ключа соединен со счетным входом первого счетчика импульсов, выходы которого подключены к соответствующим вторым входам компараторов и  вл ютс  вторыми выходами блока.

   5. Устройство по п.1, отличающеес  тем, что блок формировани  адреса записи спектральных составл ющих содержит первый и второй счетчики импульсов, ключ, шифратор, дешифратор, первый и второй элементы ИЛИ, группу из то счетчиков импульсов (т - число кодов пор дков), первую и вторую группы по IP триггеров, т компараторов, шформирователей импульсов , те элементов И и источник посто нного кода, выходы которого соединены с информационными входами первого счетчика импульсов, вход разрешени  записи которого объединен с входами разрешени  записи счетчиков импульсов группы и S-входами триггеров первой группы и  вл етс  входом синхронизации блок.а, информационные входы счетчиков импульсов группы соответственно объединены и  вл ютс  информационными входами блока, выходы 1-го счетчика импульсов группы (,го) соединены с первыми входами 1-го компаратора , выход Больше или равно первого компаратора подключен к входу первого формировател  импульсов, первому входу шифратора, В-входу первого триггера первой и С-входу первого триггера второй групп, выход Меньше 1-го компаратора соединен с 1-ми входами (1-пО-го элементов И и R-входом 1-го триггера второй группы, выход Больше или равно j-ro компаратора (,ro) подключен к R-входу j-ro триггера первой и С- входу j-ro триггера второй групп и к j-му входу (j-1)-ro элемента И, выход которого соединен с j-м входом шифратора и входом j-ro формировател  импульсов, выходы всех форми17

   10

   15

   рователеи импульсов подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с входом разрешени  записи второго счетчика импульсов, счетный вход которого  вл етс  тактовым входом блока, выход m-го элемента И подключен к управл ющему входу ключа, информационный вход которого  вл етс  счетным входом блока, выходы шиф ратора соединены с информационными входами второго счетчика, выходы которого подключены к- входам дешиф- ратора и  вл ютс  первыми выходами / блока, i-й выход дешифратора (,га) соединен со счетным входом 1-го счетика импульсов группы, выход ключа - со счетным входом первого счетчика импульсов , выходы которого подключе- 20 ны к соответствующим вторым входам компараторов и  вл ютс  вторыми выходами блока, выход ir-ro триггера . первой группы подключен к D-входу 1-го триггера второй группы, выход 25 которого соединен с входом второго элемента ИЛИ, выход которого  вл етс  третьим выходом блока.

   6. Устройство по п.1, о т л и - чаюедеес  тем, что, узел па- 30 м ти декодера содержит счетчик импульсов, триггер, первый - третий мультиплексоры, первый - четвертый ключи, первую и вторую группы ключей, первую и вторую группы бло- 35 ков оперативной пам ти и .первый и второй дешифраторы, первые информационные входы первого и второго мультиплексоров соответственно объединены и  вл ютс  первыми адресными до входами узла, вход триггера объединен с входом обнулени  счетчика импульсов и  вл етс  управл ющим входом узла, счетный вход счетчика импульсов объединен с информационными 45 входами первого и третьего ключей и  вл етс  тактовым входом считыва

   10

   15

   20 25

   7И33118

   ни  узла, информационные входы вто- рого и четвертого ключей объединены и  вл ютс  тактовым входом записи узла, выходы счетчика импульсов соединены с вторыми информационными входами первого и второго мультиплексоров , выходы которых подключены к адресным входам блоков оперативной пам ти одноименной группы, пр мой выход триггера соединен с управл ющими входами второго и третьего мультиплексоров, блоков оперативной пам ти второй группы, третьего и четвертого ключей и входом нулевого разр да входов второго дешифратора , инверсный выход триггера подключен к управл ющим входам первого мультиплексора, блоков оперативной пам ти первой группы, первого и второго ключей и входу нулевогос разр да первого дешифратора, входы первого и последующих разр дов которого объединены с одноименными входами разр дов второго дешифратора и  вл ютс  соответственно входом смены режимов и вторыми адресными входами узла, выходы первого, четвертого и второго, третьего ключей соответственно объединены и подключены к информационным входам ключей соответственно первой и второй групп информационные входы всех блоков оперативной пам ти обеих групп объеди-. нены и  вл ютс  информационным входом блока, i-й выход каждого дешиф- ратора (,т) соединен с управл ющим входом 1-го ключа одноименной группы, выход которого подключен к входу синхронизации 1-го блока опе- ративной пам ти одноименной группы, выход которого соединен с i-м входом одноименной группы информационных входом третьего мультиплексора, выходы крторого  вл ютс  выходами блока.

   ft/а З

   58 #

   Фиг. 7

   гц -п.--- ; ---

   ...TU- TL . п :пt п.

   f . А л :........ - .j...