SU1702380A1 - Устройство дл сопр жени ЭВМ с абонентом - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  электронных вычислительных машин с интерфейсом типа обща  шина с удаленными абонентами. Цель изобретени  - сокращение времени обмена информацией с ЭВМ за счет исключени  из принимаемой от абонента избыточной информации и выделени  границ блоков (пакетов) данных, аппаратного формировани  в устройстве необходимой избыточной информации, передаваемой к абоненту, передачи по пр мому доступу в пам ть как информации, так и прерываний, использовани  двух каналов пр мого доступа в пам ть дл  передачи в ЭВМ принимаемой информации, установлени  прерывани  от приемника более высокого приоритета, чем от передатчика, таймировани  обменов по пр мому доступу в пам ть, передачи одновременно с прерывани ми собственного номера устройства сопр жени , передачи при обмене с ЭВМ по пр мому доступу в пам ть номера ЭВМ, работающей с данным устройством сопр жени . Это достигаетс  тем, что в устройство, содержащее дешифратор, регистр режимов, первый и второй коммутаторы , блок приемопередатчиков, шифратор управл ющих сигналов, преобразователь последовательного кода в параллельный и обратно, блок пр мого доступа в пам ть и регистр состо ни , введены блоки предварительной обработки принимаемой и передаваемой информации, блок формировани  запросов пр мого доступа к пам ти, шифратор приоритетов, регистр системных прерываний, таймер, регистр номера ЭВМ, блок шинных формирователей управл ющих сигналов и блок захвата общей шины. 2 табл., 21 ил. сл с х| О ГО 00 ш о

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  сопр жени  электронных вычислительных машин с интерфейсом типа обща  шина (ОШ) с удаленными абонентами.

Известно устройство дл  сопр жени  ЭВМ с абонентом, содержаща  два блока канальных приемников, блок канальных

приемопередатчиков, дешифратор адреса, генератор синхросимволов, блок прерывани , регистр адреса вектора прерывани , мультиплексор данных, блок шифрации управл ющих сигналов, блок преобразовани  параллельного кода в последовательный и обратно, буферный регистр, коммутатор режима , регистр режима.

Это устройство имеет следующие недостатки .

1.Обмен данными между ЭВМ м устройством сопр жени  (УС) осуществл етс  в несколько этапов: сначала передаетс  через общую шину в ЭВМ адрес вектора прерывани , затем считываетс  содержимое

,регистра режима (дл  определени  причины прерывани ) и, наконец, считываетс  или записываетс  байт данных в бло преобразований параллельного кода в последовательный и обратно. Такой алгоритм обмена увеличивает врем  зан тости ОШ прл обмене информацией устройства сопр жени  с ЭВМ,

2.В устройстве сопр жени  не осуществл етс  предварительна  обработка блоков (пакетов) информации в последовательном коде, например, не определ етс  начало и конец принимаемых блоков данных в синхронных протоко1ах, не выбрасываютс  на приеме из потока информации и не вставл ютс  на передаче в поток информации так называемые бит-стаффмн- ги - в протоколах HDLC, X.25. Поэтому ОШ оказываетс  чрезмерно загружена передачей избыточной информации, принимаемой от абонента, что, во-первых, ограничивает количество подобных устройств сопр жени , подключаемых к ЭВМ, а, во-эторых, загружает ЭВМ выполнением значительной работы по удалению из потока данных избыточной информации.

3.В устройстве сопр жени  происходит искажение принимаемых данных в синхронном режиме работы блока преобразовани  параллельного кода в последовательный и обратно вследствие того, что тактова  частота , поступаема  из генератора синхро- символов, никак не синхронизирована с фронтами битов данных, поступающих из канала св зи через буферный регистр.

4.Неэффективно обеспечен приоритет приемника над передатчиком, реализованный на уровне программы. Прм возникновении программных задержек возможны потери принимаемой информации из-за наложени  нескольких символов информации в буферном регистре приемника блока преобразовани  параллельного кода о последовательный и обратно.

При переходе в неисправное состо ние ЭВМ, работающей с данным устройством сопр жени , устройство сопр жени  не имеет возможности работать во всех режимах с другой ЭВМ, подключенной к этой же общей шине, так как УС подсоединено к конкретной ЭВМ по шинам прерываний.

Наиболее близким к предлагаемому устройству  вл етс  устройство дл  сопр жб

ни  цифровой вычислительной машины с лини ми св зи, содержащее дешифратор, регистр режимов, блок прерываний, блок управлени , первый и второй коммутаторы,

первый и второй блоки приемопередатчиков , преобразователь последовательного кода 0 параллельный и обратно, блок пр мого доступа в пам  гь, первый и второй блоки выдачи адреса, регистр состо ни , регистр

0 входной информации, регистр выходной информации , третий коммутатор, триггер вы- Оора каналз, первый и второй элементы ИЛИ. Информационный вход регистра режимов и выход первого коммутатора под5 ключейы к выходной и входной информационным шинам ЦВМ, вход де- шисЬратора соединен с адресной шиной ЦВМ, выход запроса на прерывание блока прерываний и выход сопровождени  вы0 ходной информации блока управлени  - с одноименными входными шинами ЦВМ, вход ответа на прерывание блока прерываний и вход сопровождени  входной информации - с выходными одноименными

5 шинами ЦВМ. Шинные входы и выходы первого и второго блоков приемопередатчиков подлючены к первой и второй лини м св зи. Информационные входы первого и второго блоков приемопередатчиков соеди0 йены с последовательным выходом преобразовател  последовательного кода в параллельный и обратно, информационные выходы первого и второго локов приемопередатчиков - соответственно с первым и

5 вторым входами второго коммутатора, выход которого соединен с последовательным входом преобразовател  последовательного кода в параллельный и обратно, вход разрешени  преобразовани  и выход конца

0 преобразовани  которого соединены с соответствующими выходом и входом блока управлени , первый и второй выходы дешифратора - соответственно с входами разрешени  приема регистра режимов и

5 блока управлени , управл ющий вход первого коммутатора - с выходом разрешени  передачи блока управлени , вход режима передачи блока управлени  - с выходом соответствующего разр да регистра режимов,

0 вход разрешени  прерывани  блока прерываний - с выходом соответствующего разр да регистра режимов. Выход требовани  пр мого доступа в пам ть и вход разрешени  пр мого доступа в пам ть блока пр мо5 го доступа в пам ть подключены к одноименным входум выходу ЦВМ, выходы разрешени  приёма входной информации блока пр мого доступа в пам ть и блока управлени  соединены с входами первого элемента ИЛИ, выход которого соединен с

тактовым входом регистра входной информации , информационный вход которого, а также информационные входы первого и второго блоков выдачи адреса подключены к информационной шине ЦВМ, Выход регистра выходной информации соединен с первым информационным входом третьего коммутатора и первым входом команды блока управлени , второй информационный вход третьего коммутатора - с выходом кода состо ни  блока управлени , выход третьего коммутатора - с параллельным информационным входом преобразоавтел  последовательного кода в параллельный и обратно, параллельный выход которого - с информационным входом регистра входной информации, выход которого соединен с вторым входом команды блока управлени  и первым информационным входом второго коммутатора, тактовый вход регистра выходной информации - с выходом второго элемента ИЛИ, входы которого соединены с выходами разрешени  приема выходной информации блока управлени  и блока пр мого доступа в пам ть, первый и второй выходы разрешени  выдачи адреса которого соединены с соответствующими входами первого и второго блоков выдачи адреса соответственно, входы выбора которых соединены с третьим и четвертым выходами дешифратора соответственно. Выходы первого и второго блоков выдачи адреса соеди- неныс вторым и третьим

информационными выходами второго коммутатора , четвертый информационный вход которого - с выходом регистра состо ни , вход которого - с информационным выходом блока управлени . Входы запроса на прерывание и запроса доступа в пам ть блока прерываний и блока пр мого доступа в пам ть соответственно соединены с выходами соответствующих разр дов регистра состо ни , вход режима пр мого доступа в пам ть блока пр мого доступа в пам ть - с выходом соответствующего разр да регистра режимов. Вход триггера выбора канала соединен с выходом соответствующего разр да регистра режимов, пр мой и инверсный выходы триггера выбора канала - с разрешающими входами первого и второго приемопередатчиков. Блок управлени  содержит дешифратор, коммутатор, счетчик, первый, второй и третий регистры, элемент И,элемент задержки, причем первый, второй и третий входы дешифратора  вл ютс  соответственно входом режима передачи, входом разрешени  приема и входом сопровождени  входной информации блока управлени , первый и второй информационные входы коммутатора соединены соответственно с первой и второй группами входов дешифратора и  вл ютс  первым и вторым входами команды блока управлени , 5 четвертый вход дешифратора, счетный вход счетчика, тактовые входы второго и третьего регистров соединены между собой и  вл ютс  входом конца преобразовани  блока управлени , первый выход дешифра0 тора - с входом элемента задержки, выход которого - с тактовым входом первого регистра и первым входом элемента И, второй вход которого - с вторым выходом дешифратора , а выход элемента И - с входом запи5 си счетчика, информационный вход которого соединен с выходом коммутатора , третий информационный вход которого соединен с первой группой выходов дешифратора . Выход счетчика соединен с п тым

0 входом дешифратора, втора  группа выходов дешифратора - с информационным входом первого регистра, выход которого соединен с информационным входом второго регистра, первый и второй выходы ко5 торого  вл ютс  выходом разрешени  передачи, выходом начала преобразовани  блока управлени . Третий выход соединен с шестым входом дешифратора. Группа выходов второго регистра  вл етс  информа0 ционным выходом блока управлени . ь  группа выходов дешифратора соединена с информационным входом третьего регистра, первый, второй выходы которого  вл ютс  выходами разрешени  приемэ

5 входной информации и выходной информации блока соответственно. Группа выходов третьего регистра  вл етс  выходом кода состо ни  блока, причем блок пр мого доступа в пам ть содержит регистр запросов,

0 первый и второй элементы И, элемент ИЛИ и дешифратор. Вход регистра запросов  вл етс  входом запросов пр мого доступа в пам ть блока, выходы регистра соединены с группой входов дешифратора и с входами

5 элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, второй вход первого элемента И - с выходом первого триггера, а выход первого элемента И -с установочным входом второго триггера, сбросовый вход которого

0 соединен с первым выходом дешифратора, а инверсный вы/од второго триггера - с первым входом дешифратора и сбросовым входом первого триггера, установочный вход которого соединен с вторым входом

5 дешифратора и  вл етс  входом разрешени  пр мого доступа в пам ть блока. Первый , второй, третий и четвертый выходы дешифратора  вл ютс  первым и вторым выходами разрешени  выдачи адреса блока и выходами приема входной информации

и выходной информации блока. Второй вход второго элемента И  вл етс  входом режима пр мого доступа в пам ть блока, а выход второго элемента И, единичный выход второго триггера и шестой выход дешифратора образуют выход требовани  пр мого доступа в пам ть блока, причем блок выдачи адреса содержит j счетчик, элемент НЕ, первый и второй эле- , менты И, элемент ИЛИ, элемент задержки и регистр. Первый вход первого элемента И и вход элемента НЕ образуют вход выбора блока, второй вход первого элемента И соединен с выходом элемента НЕ, а выход первого элемента И соединен с входом записи счетчмха, информационный вход которого  вл етс  информационным входом блока. Счетный вход счетчика соединен с выходом элемента задержки, выход счетчика - с инфорационным входом регистра, выход которого  вл етс  выходом блока, а тактовый вход регистра соединен с выходом элемента ИЛИ, первый вход которого соединен с входом элемента задержки и выходом второго элемента И, первый вход которого и второй вход элемента ИЛИ образуют вход выдачи адреса, а второй вход второго элемента И соединен с входом набора блока.

Недостатками этого устройства . вл ютс :

1.Не осуществл етс  предварительна  обработка блоков (пакетов) данных, принимаемых от абонента или выдаваемых абоненту , например, не удал ютс  синхросимволы, необходимые дл  поддержани  символьной синхронизации в каналах св зи, не выбрасываютс  на приеме из потока данных и не вставл ютс  на передаче в поток данных так называемые бит-стаф- финги - в протоколах HDLC, X.25, что, во-первых, увеличивает врем  обмена с ЭВМ, во-вторых, преп тствует подключению к ЭВМ большего количества подобных устройств сопр жени , в-третьих, загружает ЭВМ выполнением значительной работы по удалению из потока данных избыточной информации, по разделению прин той информации на блоки данных и по вставлению в передаваемые данные необходимой избыточной информации.

2.Передача векторов прерываний в ЭВМ осуществл етс  за два этапа обращени  ЭВМ к УС: сначала передаетс  адрес вектора прерываний, а затем содержимое регистра состо ни  с информацией о причине , вызвавшей прерывание, что также увеличивает врем  зан тости общей иыны при обмене информацией между УС и ЭВМ.

3.При обмене с ЭВМ по пр мому доступу в пам ть (ПДП) в случае неисправности в ЭВМ, либо в адресной части устройства сопр жени  возможно зависание ОШ вследствии того, что устройство сопр жени  не может принудительно сн ть собственные сигналы и освободить ОШ.

4.В устройстве сопр жени  происходит потер  принимаемых блоков данных в слу0 чае, когда ЭВМ не успевает занести новый адрес в блок выдачи адреса, а данные из канала св зи уже прин ты в преобразователь последовательного кода в параллельный и обратно.

5 5. При переходе в неисправное состо ние ЭВМ, работающей с данным устройством сопр жени , устройство сопр жени  не имеет возможности работать с другой ЭВМ, подключенной к этой ОШ, вследствие того,

0 что оно подключено по шинам прерываний к конкретной ЭВМ.

Целью изобретени   вл етс  сокращение времени обмена с ЭВМ.

Согласно предлагаемому изобретению

5 устройство, содержащее дешифратор, регистр режимов, первый и второй коммутаторы , блок приемопередатчиков, преобразователь последовательного кода в параллельный и обратно, блок пр мого до0 ступа в пам ть, регистр состо ни , причем вход дешифратора соединен с адресной шиной ЭВМ, шинные входы и выходы блока приемопередатчика подключены к линии св зи, а информационный выход приемопе5 редатчика соединен с первым входом второго коммутатора, введены блок предварительной обработки принимаемой информации, блок предварительной обработки передаваемой информации, блок фор0 мировани  запросов пр мого доступа к пам ти, шифратор приоритетов, регистр системных прерываний, шифратор управл ющих сигналов, таймер, регистр номера ЭВМ, блок шинных формирователей управл ю5 щих сигналов, блок захвата общей шины ,причем, первый вход управлени  блока предварительной обработки принимаемой информации соединен с выходом регистра режимов, с первыми управл ющими входа0 ми блока предварительной обработки передаваемой информации, шифратора управл ющих сигналов, второго коммутатора , второй информационный вход которого соединен с информационным выходом пре

5 образовател  последовательного кода в параллельный и обратно,  вл ющимс  входом готовности абонента, первый информационный выход второго коммутатора - с первым входом примопередатчика, второй информационный вход которого соединен с

последовательным выходом блока предварительной обработки передаваемой информации и с третьим информационным входом второго коммутатора, четвертый информационный вход которого соединен с выходом блока шинных формирователей управл ющих сигналов, с вторым управл ющим входом шифратора управл ющих сигналов, с первыми управл ющими входами дешифратора, блока захвата общей шины , первого коммутатора, таймера, блока пр мого доступа в пам ть, преобразовател  последовательного кода в параллельный и обратно, второй управл ющий вход которого соединен с первым управл ющим выходом шифратора управл ющих сигналов, с первыми управл ющими входами шинного формировател  управл ющих сигналов, регистра номера ЭВМ, регистра системных прерываний, регистра состо ни , блока формировани  запросов пр мого доступа к пам ти, регистра режима, с вторыми управл ющими входами блока пр мого доступа в пам ть, первого коммутатора, таймера, блока предварительной обработки передаваемой информации, блока предварительной обработки принимаемой информации, третий управл ющий и последовательный входыкоторогосоединеныс соответствующими выходами второго коммутатора и с третьим управл ющим входом блока предварительной обработки передаваемой информации, последовательный вход которого соединен с соответствующим выходом преобразовател  последовательного кода в параллельный и обратно, вход синхронизации передаваемой информации которого соединен с соответствующим выходом блока предварительной обработки передаваемой информации, четвертый управл ющий вход которого соединен с управл ющим выходом преобразовател  последовательного кода в параллельный и обратно, с первым информационным входом регистра состо ний, с четвертым управл ющим входом блока предварительной обработки принимаемой информации, последовательный выход и выход синхронизации принимаемой информации которого соединены с соответствующими входами преобразовател  последовательного кода в параллельный и обратно, выход готовности приема и готовности выдачи которого соединены с п тым управл ющим входом блока предварительной обработки передаваемой информации, с соответствующими входами блока формировани  запросов пр мого доступа к пам ти, первые два выхода которого  вл ютс  запросами на пр мой доступ к пам ти на передачу прин тых от абонента данных в ЭВМ и подключены к соответствующим входам блока пр мого доступа в пам ть, третий выход блока формировани  запросов пр мого доступа к 5 пам ти  вл етс  запросом на пр мой доступ к пам ти на выдачу данных из ЭВМ к абоненту и подключен к соответствующему входу блока пр мого доступа в пам ть, информационный вход-выход которого соеди0 нен с выходом регистра системных прерываний, с информационными входами регистра режима, шифратора управл ющих сигналов, регистра номера ЭВМ, с первым информационным входом-выходом пер5 вого коммутатора, со входом-выходом преобразовател  последовательного кода в параллельный и обратно, адресный вход которого соединен с адресным входом шифратора управл ющих сиг0 налов, с первыми адресными входами-выходами первого коммутатора, блока пр мого доступа в пам ть, первые выходы которого  вл ютс  подтверждени ми запросов пр мого доступа к пам ти и

5 соединены с третьим управл ющим входом шифратора управл ющих сигналов, со вторыми управл ющими входами блока форми- ровани  запросов пр мого доступа к пам ти, четвертый выход которого  вл етс 

0 идентификатором канала пр мого доступа к пам ти, осуществл ющего передачу в ЭВМ прин тых от абонента данных, и соединен с первым информационным входом регистра системных прерываний, втора  группа ин5 формационных входов которого соединена с первым выходом шифратора приоритетов, второй выход которого  вл етс  запросом на пр мой доступ к пам ти на передачу прерываний и подключен к соответствующему

0 входу блока пр мого доступа в пам ть, третий выход которого  вл етс  общим признаком конца счета всех каналов блока пр мого доступа в пам ть и соединен со вторым информационным входом регистра

5 состо ни , третий информационный вход которого соединен с соответствующим выходом блока предварительной обработки принимаемой информации, а выход регистра состо ни  соединен с информационным

0 входом шифратора приоритетов, с третьим управл ющим входом блока формировани  запросов пр мого доступа к пам ти, с четвертым управл ющим входом шифратора управл ющи с сигналов, с вторым управл ю5 щим входом блока захвата общей шины, третий управл ющий вход которого соединен с выходом управлени  блока пр мого доступа в пам ть, с вторым управл ющим входом шинного формировател  управл ющих сигналов, с третьими управл ющими

входами первого коммутатора и таймера, выход которого соединен с четвертым информационным входом регистра состо ни , второй управл ющий вход которого соединен с вторым управл ющим выходом шифратора управл ющих сигналов, первый выход блока захвата общей шины соединен с информационным входом шинного формировател  управл ющих сигналов, третий управл ющий вход которого соединен с вторым выходом блока захвата общей шины, с разрешающим входом регистра номера ЭВМ, с третьим управл ющим входом блока пр мого доступа в пам ть, управл ющий вход-выход которого соединен с входом-выходом шинного формировател  управл ющих сигналов, разрешающий вход которого соединен с п тым управл ющим входом шифратора управл ющих сигналов, с выходом дешифратора, второй выход которого  вл етс  собственным адресом устройства сопр жени  и соединен с соответствующим входом регистра системных прерываний, входы готовности преобразовател  последовательного кода в параллельный и обратно  вл ютс  выходами готовности абонента и подключены к соответствующим выходам второго коммутатора, выход регистра номера ЭВМ соединен с адресным входом дешифратора , с вторым адресным входом-выходом первого коммутатора и с адресной шиной ЭВМ, шина данных ЭВМ подключена ко второму информационному входу-выходу первого коммутатора, шина управлени  ЭВМ подключена к входу-выходу шинного формировател  управл ющих сигналов.

Сопоставительный анализ предлагаемого решени  с прототипом показывает, что предлагаемое устройство отличаетс  наличием новых блоков: блока предварительной обработки принимаемой информации, блока предварительной обработки передаваемой информации, блока формировани  запросов пр мого доступа к пам ти шифратора приоритетов, регистра системных прерываний , шифратора управл ющих сигналов, таймера, регистра номера ЭВМ, блока шинных формирователей управл ющих сигналов, блока захвата общей шины - и их взаимосв з ми с остальными элементами схемы.

Таким образом, предлагаемое устройство соответствует критерию изобретени  новизна.

Сравнение предлагаемого решени  с другими техническими решени ми показывает , что все введенные блоки широко известны . Однако при их введении в указанной св зи с остальными элементами схемы в

предлагаемое устройство дл  сопр жени  ЭВМ с абонентом, вышеуказанные блоки в их совокупности обеспечивают устройству новое качество, а именно, сокращение

времени обмена с ЭВМ, повышение надежности . Это позвол ет сделать вывод о соответствии технического решени  критери  существенные отличи .

На фиг.1 представлена блок-схема устройства; на фиг,2 - дешифратор; на фиг.З - регистр номера ЭВМ; на фиг.4 - первый коммутатор; на фиг,5 - блок шинных формирователей управл ющих сигналов; на фиг.6 - блок захвата общей шины; на фиг.7 - таймер; на фиг.8 - шифратор управл ющих сигналов; на фиг.9 - регистр системных прерываний; на фиг.10 - блок пр мого доступа в пам ть; на фиг. 11 - преобразователь последовательного кода в параллельный и

обратно; на фиг. 12 - шифратор приоритетов; на фиг.13 - блок формировани  запросов пр мого доступа к пам ти; на фиг. 14 - блок предварительной обработки передаваемой информации; на фиг. 15 - блок предварительной обработки принимаемой информации; на фиг. 16 - регистр состо ни ; на фиг. 17 - второй коммутатор; на фиг.18 - регистр режима; на фиг.19 - блок приемопередатчика; на фиг.20 - схема арбитража и захвата магистрали обща  шина; на фиг.21 - временна  диаграмма работы блока захвата общей шины.

Устройство (фиг.1) содержит дешифратор 1, регистр 2 номера ЭВМ, первый коммутатор 3, блок 4 шиннных формирователей управл ющих сигналов, блок 5 захвата общей шины, таймер 6, шифратор 7 управл ющих сигналов, регистр 8 системных прерываний, блок 9 пр мого доступа в пам ть , преобразователь 10 последовательного кода в параллельный и обратно, шифратор 11 приоритетов, блок 12 формировани  запросов пр мого доступа к пам ти , блок 13 предварительной обработки

принимаемой информации, блок 14 предварительной обработки передваемой информации , регистр 15 состо ни , второй коммутатор 16, регистр 17 режима, блок 18 приемопередатчика. Кроме того, устройство

включает в себ  адресные 19, информационные 20 и управл ющие 21 шины магистрали типа обща  шина, подключенной к ЭВМ, шины 22 - 54 внутренних св зей устройства, входные 55 и выходные 56 шины, подключаемые к абоненту.

Дешифратор t (фиг.2) состоит из наборного пол  57 собственного адреса устройства сопр жени , схемы сравнени  58 и элемента НЕ 59.

Регистр 2 номера ЭВМ (фиг.З) состоит из регистра защелки 60 с высокоимпеданс- ным состо нием выходов.

Первый коммутатор 3 (фиг.4) состоит из шинных формирователей 61, 62 и регистра защелки 63 с высокоимпедансным состо нием выходов.

Шинный формирователь управл ющих сигналов блока 4 (фиг.5) состоит из буферных элементов 64 - 66, шинных формирователей 67, 71, 72, 73 и 80, задержки на элементах 68 и 69, элемента И 70, магистральных приемников 74 - 79 и элемента НЕ 81.

Блок 5 захвата общей шины (фиг.6) содержит D-триггеры 82 и 84, элементы НЕ 85 и 86, элемент ИЛИ 88 и элементы И-НЕ 83 и 87.

Таймер 6 (фиг.7) состоит из счетчика 89.

Шифратор 7 управл ющих сигналов (фиг.8) содержит дешифраторы 90 и 107, элементы ИЛИ-НЕ 91, 92 и 99, элементы И 93, 94, 95, 96, 98, 103, 105 и 106, элементы ИЛИ 100,102 и 104, элемент И-НЕ 101, формирователь импульсов на одновибраторе 97,

Регистр 8 системных прерываний (фиг.9) состоит из регистра-защелки 108.

Блок 9 пр  мого доступа в пам ть (фиг.10) содержит элементы НЕ 109 и .112, элемент И 110 и схему 111 пр мого доступа в пам ть.

Преобразователь 10 последовательного кода в параллельный и обратно (фиг. 11) состоит из схемы универсального синхронно- асинхронного приемопередатчика 113.

Шифратор 11 приоритетов (фиг.12) состоит из шифратора 114 и элемента НЕ 115.

Блок 12 формировани  запросов пр мого доступа к пам ти (фиг. 13) содержит задержки на элементах 116, 117 и 120, 121, элементы И 118, 119, 125 и 126, D-триггеры 122, 123 и 124.

Блок 14 предварительной обработки передаваемой информации (фиг. 14) состоит из элементов НЕ 127,133, 136 и 137, D-тригге- ров 128 и 132, счетчика 129, элементов И- НЕ 130, 138, элемента И 131, задержки на элементах 134 и 135.

Блок 13 предварительной обработки принимаемой информации (фиг. 15) состоит из сдвиговых регистров 139 и 140, элементов ИЛИ-НЕ 141, 143,145 и 167, элементов И-НЕ 142, 158 и 163, элементов И 144, 159, 161, элементов 2И-2ИЛИ-НЕ 146 и 160, D- триггеров 162, 168 и 169, элементов НЕ 147, 148, 151, 152, 155, 156 и 166, задержек на элементах 149, 150 и 153, 154, элемента 4И-4ИЛИ-НЕ 165, элемента исключающее ИЛИ f70, счетчиков 157 и 164.

Регистр 15 состо ний (фиг, 16) содержит D-триггеры 171 - 175.

Второй коммутатор 16 (фиг. 17) содержит коммутаторы 176 и 177, элементы ИЛИ 5 178 и 179.

Регистр 17 режима (фиг. 18) состоит из регистра-защелки 180.

Приемопередатчик 18 (фиг. 19) содержит преобразователи уровней 181 - 185, 0 формирователи уровней 186 и 187.

Дешифратор 1 осуществл ет опознание адреса УС на ОШ путем сравнени  с константой , закомментированной на наборном поле, старших четырех разр дов адреса 5 ОШ.

Регистр 2 номера ЭВМ хранит код номера ЭВМ, котора  в данный момент работает с УС через ОШ.

Коммутатор 3 осуществл ет прием и вы- 0 дачу данных и младших разр дов адреса от ЭВМ к УС и от УС к ЭВМ.

Блок 4 шинных формирователей управл ющих сигналов осуществл ет прием и выдачу стробов и сигналов управлени , по- 5 ступающих от ЭВМ в УС и от УС в ЭВМ. Блок 5 захвата общей шины предназначен дл  арбитража и захвата ОШ. Арбитраж осуществл етс  по фронту тактового импульса С1В при наличии запроса ЗЗХВ 0 из блока 9 ПДП, наличии сигнала BxAiB и отсутствии сигнала Зан1, В этом случае запрос с входа первого триггера 82 поступает на выход элемента 83 ЗИ-НЕ и устанавливает сигнал -BxAi+18 на выходе элемента 5 2И-НЕ 87, запреща  тем самым арбитраж дл  аналогичных блоков захвата общей шины , имеющих более низкий приоритет. Приоритет определ етс  расположением блока захвата на общей шине. На фиг.20 приори- 0 тет блока i выше приоритета блока i +1. По заднему фронту тактового импульса С1В запрос переписываетс  с входа триггера 84 на его выход. Тем самым захватываетс  магистраль (сигналом -Зан) и 5 запрещаетс  работа других блоков УС. При возникновении таймаута в УС блок 5 захвата общей шины сбрасываетс  сигналом -ТАТ и УС отсоедин етс  от ОШ. Временна  диаграмма работы блока 5 захвата общей ши- 0 ны приведена на фиг.21.

Таймер 6 осуществл ет контроль за временем обмена устройства сопр жени  с ЭВМ по пр мому доступу в пам ть.

Шифратор 7 управл ющих сигналов 5 формирует сигналы выбора блоков устройства сопр жени , стробы записи в регистры режимов, номера ЭВМ, системных прерываний, управл ющие сигналы в блоки таймера, пр мого доступа в пам ть, сигналы

общего сброса УС и сбросов разр дов регистра состо ни .

Регистр 8 системных прерываний запоминает и выдает в ЭВМ код наиболее приоритетного признака прерывани , собственный адрес УС и признак канала пр мого доступа в пам ть, осуществл ющего передачу в ЭВМ принимаемых от абонента данных в текущий момент.

Блок 9 пр мого доступа в пам ть осуществл ет обмен с ЭВМ на внепроцессорном уровне, реализован на элементе КР580ВТ57 и представл ет собой программируемый контроллер пр мого доступа в пам ть (ПКПДП).

Преобразователь 10 последовательного кода в параллельный и обратно реализован на элементе КР580ВВ51А и представл ет собой универсальный синхронно-асинхронный приемопередатчик (УСАПП) и осуществл ет преобразование прин той от ЭВМ по двухнаправленным шинам ВДО - ВД7 информации в параллельном формате в последовательный формат на выходе, а также обратное преобразование информации , прин той в последовательном формате , с выдачей ее на шине ВДО - ВД7.

Шифратор 11 приоритетов осуществл ет шифрацию признаков прерываний, выдает код самого приоритетного признака, а также формирует запрос на пр мой доступ в пам ть и реализован на микросхеме К155ИВ1.

Блок 12 формировани  запросов ПДП предназначен дл  формировани  запросов в блок пр мого доступа в пам ть на передачу в ЭВМ прин тых от абонента данных или на считывание из ЭВМ данных, предназначенных дл  передачи к абоненту.

Блок 13 предварительной обработки принимаемой информации осуществл ет выделение блоков данных из общего потока принимаемой от абонента информации в синхронных протоколах, формирует признаки прерывани  конец кадра(КК)и прин та абортирующа  последовательность (АБЦ), удал ет бит-стаффинги из потока информации в протоколах Х.25, HDLC.

Блок 14 предварительной обработки передаваемой информации обеспечивает вставление бит стаффингов в блоки данных в протоколах Х.25, HDLC.

Регистр 15 состо ни  хранит результаты действий, выполненных в УС.

Коммутатор 16 обеспечивает работу устройства в режиме Шлейф. В этом режиме УС отключаетс  от абонента, при этом поток информации в последовательном формате с выхода блока предварительной обработки передаваемой информации поступает через коммутатор на вход блока предварительной обработки принимаемой информации.

Регистр 17 режима задает различные режимы работы УС.

Приемопередатчик 18 обеспечивает согласование сигналов УС и абонента.

Устройство работает следующим образом ,

Со стороны общей шины устройство представл ет собой поле адресов шириной 20 разр дов. Старшие 4 разр да на ОШ  вл ютс  полем номеров устройств, подключенных к данной ОШ, в том числе ЭВМ. Младшие разр ды (А15 - АО )  вл ютс  полем адресов ЭВМ.

Аресаци  внутри устройства сопр жени  осуществл етс  в соответствии с табл. 1.

Назначение разр дов регистров. Регистр 2 номера ЭВМ (РНЭ):

0разр д РНЗ (запись) - бит адреса А16 ОШ;

1разр д РНЭ (запись) - бит адреса А 17 ОШ;

2 разр д РНЭ (запись) - бит адреса А18 ОШ;

3 разр д РНЭ (запись) - бит адреса А19 ОШ.

ПРИМЕЧАНИЕ: Содержимое РНЭ используетс  при обмене с ЭВМ в режиме пр мого доступа к пам ти дл  задани  номера ЭВМ, работающей с данным УС.

Регистр 17 режима (РР):

Ор РР - режим Шлейф (выходы УС замыкаютс  нз собственные входы);

1р РР - асинхронный режим;

2р РР - режим протокола

Зр РР - синхронный (диагностический); 4р РР - разрешение выбрасывани  бит-стаффинга ;

5р РР - разрешение формировани  бит-стаффинга ;

6р РР - запрет приема; 7р РР - программный сброс.

Регистр 15 состо ний (PC):

Op PC - бит ошибки (тайм-аут) (ТАТ);

1р PC - бит конца счета (ТКС);

2р PC - бит приема абонирующей по- следовательности (ТАБП);

Зр PC - бит конца кадра );

4р PC - бит конца передачи (ТКПД).

Регистр 8 системных прерываний (РСП);

Ор РСП - идентификатор канала ПДП, осуществл ющего передачу в ЭВМ прин той от абонента информации;

1, 2, Зр РСП - код наиболее приоритетного прерывани  в регистре состо ний (соответствие разр дов PC коду в РСП показано в табл.2);

4, 5, 6, 7р РСП - собственный номер УС.

Со стороны общей шины устройство обеспечивает обмен на программном уровне с внутренними регистрами устройства и обмен по пр мому доступу в пам ть.

Обмен ЭВМ с внутренними регистрами устройства начинаетс  с выставлени  адреса регистра на шины адреса 19, который стробируетс  сигналом -СТРА, поступающим через приемник 74 на вход схемы 58 сравнени .

Адрес устройства задаетс  пользователем посредством наборного пол  57 перемычек , размещенных в дешифраторе 1. При совпадении адреса регистра и кода, установленного в дешифраторе, а также при по- ступлениисигнала СТРАВ

вырабатываетс  сигнал -АДРОП, разрешающий работу элементов 66 и 71 в блоке 4 и дешифратора 90 в блоке 7.

Драйверы данных 61 и младших разр дов адреса 62 первого коммутатора 3 открываютс  сигналом -ВУДДА, поступающим из блока 7. Драйвер 63 старших разр дов адреса открываетс  только при обмене по пр мому доступу в пам ть сигналом -ППД.

Разр ды А4 47 через драйвер адреса 62 поступают на дешифратор 90, который формирует сигналы выбора регистров. Информационные сигналы поступают по шине 20 и через драйверданных 61 поступают на внутреннюю шину данных ВДО - ВД7. Направление передачи адреса определ етс  сигналом РА, поступающим из блока 9 ПДП. При обмене на программном уровне адрес поступает в устройство, при обмене в режиме пр мого доступа в пам ть адрес выдаетс  из устройства на ОШ.

Программа ЭВМ записывает управл ющую информацию в регистр 2 номера ЭВМ и в регистр 17 режимов, программируютс  режимы работы преобразовател  10 последовательного кода в параллельный и обратно и блока 9 пр мого доступа в пам ть. В зависимости от содержимого регистра 17 режима и регистра режима преобразовател  10 устройство работает в одном из вы бранных режимов: Х.25, BSC, асинхронном.

Обмен по пр мому доступу в пам ть осуществл етс  следующим образом.

Обмен по ПДП начинаетс  с возникновени  одного из запросов ЗПДО, ЗПДГ, ЗПД2 в блоке 12 формировани  запросов ПДП или запроса ЗПДЗ из шифратора 11 приоритетов. Если размаскирован соответствующий канал блока 9 ПДП, то блок 9 ПДП формирует ёигнал запроса захвата ЗЗХЕГ общей шины, поступающий на вход блока 5

ЗАХВАТА общей шины. Если обща  шине находитс  в состо нии Не зан то, то есть сигнал -ВхАГ находитс  в состо нии О, а сигнал -Зан - в состо нии 1, то блок 5 5 захвата общей шины формирует сигналы -ЗанВ и -ВхАМВ, которые через магистральные передатчики 73 и 80 блока 4 шин- ных формирователей управл ющих сигналов выдаютс  на общую шину и пере0 вод т ее в состо ние Зан то. Одновременно сигнал -ЗанВ поступает на вход блока 9 пр мого доступа в пам ть, разреша  дальнейшую его работу, а также открывает выходы регистра 2 номера ЭВМ, выдава 

5 на общую шину код той ЭВМ, котора  будет работать с этим УС. Блок 9 ПДП формирует сигналы РА и -РА. которые соответственно в коммутаторе 3 задают направление передачи младших разр дов адреса АО - А7 из

0 УС на ОШ, а в блоке 4 шинных формирователей управл ющих сигналов открывают буферный элемент 64, разрешают работу таймера 6. Затем блок 9 ПДП выдает по шинам данных ВД О - ВД 7 старший байт

5 адреса пам ти и записывает его сигналом АД СТР в регистр 63 коммутатора 3. После этого блок 9 ПДП формирует один из сигна- лов подтверждени  ПДП -ППДО - ППДЗ, которые объедин ютс  по ИЛИ в

0 шифраторе 7 управл ющих сигналов на элементах 94,96,93 и далее как сигналы -ППД и -ВУДДА открывают регистр 63, драйверы данных и адреса 61, 62 коммутатора 3. Выданный на ОШ адрес сопровождаетс 

5 сигналом -СТРА, который формируетс  шинным формирователем 72. Блок 9 ПДП при чтении из ОЗУ ЭВМ формирует сигнал -ЧТЗУ, а затем сигнал -ЗПВ/В, ОЗУ выдает информацию на ОШ и подтверждает ее

0 достоверность сигналом -Гот, по которому на шинном формирователе 67 формируетс  сигнал -ЗПВ и информаци  записываетс  в преобразователь 10 последовательного кода в параллельный и обратно. При записи

5 информации в ОЗУ блок 9 ПДП формирует сигнал -ЧТВ/В, а затем -ЗПЗУ. Информаци  может считыватьс  или из преобразо- вател  10 последовательного кода в параллельный и обратно, или из регистра 8

0 системных прерываний, и по сигналу - ЗПЗУ, который через буферный элемент 64 блока 4 шинного формировател  управл ющих сигналов поступает на ОШ как сигнал -ЗП, записываетс  в ОЗУ. Цикл обмена по

5 ПДП заканчиваетс  при получении сигнала ГТ блоком 9 ПДП. Этот сигнал поступает из блока 7 шифратора управл ющих сигналов с элемента 101 И-НЕ, на который поступают сигналы с двух направлений: с общей шины - через буферный элемент 64 (сигнал

ТотВ) или с выхода D-триггера регистра 15 состо ни  (сигнал -ТАТ).

Врем  обмена с ЭВМ по пр мому доступу в пам ть контролируетс  таймером б. В случае, если длительность цикла ПДП превышает предельно установленное врем , то таймер 6 формирует сигнал ИТАТ, по ко- торому в регистре состо ни  формируетс  соответствующий признак, и обмен по ПДП принудительно завершаетс , Признак тайм-аут сбрасываетс  сигналом СТРМ, формируемом на элементе 100 по окончании программного чтени  регистра системных прерываний. Остальные признаки регистра состо ни  сбрасываютс  раздельно по окончании чтени  регистра системных прерываний в цикле ПДП; сбрасываетс  тот признак, который передан в ЭВМ, Дл  св зи блока с удаленным абонентом используетс  как стартстопный метод передачи, так и синхронный, как биториен- тированные протоколы, так и синхронные. При стартстопном методе передачи знаки передаютс  как отдельные элементы и могут отдел тьс  произвольными интервалами времени, В начале каждого знака вводитс  стартова  посылка, равна  О, длительностью 1; 1,5. 2 бита. Дл  обеспечени  перехода от предыдущего знака к последующему каждому знаку придаетс  стопова  посылка, равна  1.

При синхронном методе передачи знаки передаютс  блоками, между которыми передаютс  синхросимволы - это байтори- ентированные протоколы.

В биториентированных протоколах, например , Х.25, HDLC, данные передаютс  блоками и раздел тс  синхросимволами, называемыми флагами (код ОПИЛО), а дл  отделени  флагов от данных ввод тс  так называемые бит-стаффинги, т.е. после п ти 1 вставл етс  О. На приемнике бит-стаффинги должны удал тьс  из потока информации.

После установки устройства в исходное состо ние аппаратным или программным способом устанавливаетс  один из режимов работы: Х.25, BSC, асинхронный - в регистре режима. Затем программируетс  режим работы в преобразователе 10 параллельного кода в последовательный и обратно и в блоке 9 пр мого доступа в пам ть, в котором канал передатчика (2-й канал) замаскирован .

При работе в режимах Х.25, ВВС в преобразователе 10 программируетс  синхрон- ный режим передачи с внутренней синхронизацией по одному синхросимволу: 01111110 - в режиме Х.25 или 00010110 - в режиме 8SC. Данные и синхросимволы

выдаютс  из преобразовател  10 по цепи Выход на вход блока 14 предварительной обработки передаваемой информации, а затем по цепи Ц103Т на приемопередатчик

18 и далее на вход абонента.

Передача информации от ЭВМ к абоненту осуществл етс  следующим образом .

По окончании программировани  пре0 образовател  10 на выходе ТПД формируетс  сигнал и на последовательном выходе выдаетс  последовательность флаг. Сигнал ТПД поступает в блок 12 формировани  запросов и через элемент задержки 120

5 и 121 взводит D-триггер 123, с выхода которого сигнал ЗПД2 поступает в блок 9 пр мого доступа в пам ть как запрос на пр мой доступ по 2-му каналу. При передаче последнего бита флага в преобразова0 теле 10 формируетс  сигнал КПД, означающий, что буфер передатчика в преобразователе 10 пуст и может быть прин т символ информации на передачу. Этот сигнал устанавливает признак прерывани  в

5 регистре 15 состо ний на D-триггере 175, сигнал -ТКПД поступает в шифратор 11 приоритетов, где формируетс  3-битовый код прерывани , а также с выхода элемента 115 выдаетс  сигнал ЗПДЗ,  вл ющийс 

0 запросом на пр мой доступ по 3-му каналу блока 9 пр мого доступа в пам ть. Блок 9 пр мого доступа в пам ть организует цикл обращени  к пам ти той ЭВМ, чей номер записан в регистре 2 номера ЭВМ, по адре5 су, запрограммированному в счетчике адреса 3-го канала блока 9, и записывает в пам ть ЭВМ содержимое регистра 8 системных прерываний. ЭВМ, определив, что получен признак КПД, записывает

0 дополнительно в регистр 17 режима бит РФБСТ и размаскирует 2-й канал блока 9 пр мого доступа в пам ть, записав в него слово режима с разр дом Д2-1. Далее блок 9 пр мого доступа в пам ть организует цикл

5 пр мого доступа в пам ть, считывает из пам ти ЭВМ байт данных и записывает его в регистр передаваемых данных преобразовател  10 параллельного кода в последовательный и обратно. При этом в

0 преобразователе 10 сбрасываетс  сигнал ТПД. Перед началом передачи записанного байта данных в середине последнего бита флага вновь формируетс  сигнал ГПД, по которому взводитс  триггер 128, разре5 шающий формирование бит стаффинга в передаваемый поток информации. Подсчет передаваемых битое осуществл етс  на счетчике 129. При подсчете 5 единиц формируетс  сигнал -БСТ на элементе 130, который запрещает перепад сигнала СПД , т.е. на вход преобразовател  10 не поступает тактова  частота передачи. И тот же сигнал -БСТ через элемент 131 поступает на вход триггера 132 и переписываетс  на его выход по фронту сигнала Ц114В. При наличии 0м на выходе триггера 132 по фронту задержанной частоты Ц114В счетчик 129 сбрасываетс . Далее циклы формировани  бит-стаффингов в информации повтор ютс .

По окончании передачи последнего символа к абоненту счетчик передаваемых битов в блоке 9 пр мого доступа в пам ть исчерпываетс  и на выходе КС формируетс  сигнал, который устанавливает соот- ветствующий признак в регистре 15 состо ний. Содержимое регистра 8 системных прерываний передаетс  в ЭВМ, котора  затем считывает слово состо ни  блока 9 пр мого доступа в пам ть, определ ет от какого канала ПДП возник признак КС и если это канал передатчика, то он маскируетс  Запись данных в преобразователь 10 приостанавливаетс  и при передаче последнего бита последнего записанного байта в преобразователе формируетс  сигнал КПД, который сбрасывает триггер 128. УСАПП111 автоматически выдает по выходу Вых ПД синхросимвол,  вл ющийс  кодом Флага. Сигнал КПД формирует в регистре 15 состо ний признак прерывани , который передаетс  в ЭВМ, и цикл передачи блоков данных повтор етс .

Прием информации от абонента осуществл етс  следующим образом.

Сигналы 56 от абонента поступают в приемопередатчик 18 и из него, как информационные сигналы 52, поступают на коммутатор 16. С выхода коммутатора 16 сигналы 42 готовности абонента поступают на вход преобразовател  10 последовательного кода в параллельный и обратно, а сигналы Ц104ТВ и Ц115ТВ поступают соответственно на последовательный и тактовый входы блока 13 предварительной об- работки принимаемых данных. В асинхронном режиме работы тактова  частота приема -СЛМ формируетс  в блоке 13 на элементе 160 2И-2ИЛИ-НЕ. В режимах Х.25, BSC после программировани  блоков и регистров УС тактова  частота -СПМ формируетс  на элементе 160 до тех пор, пока УСАПП 111 не войдет во внутренний синхронизм. При этом формируетс  сигнал ВС, который взводит Ь-триггер 169, и сиг- налом с элемента 170 блокируетс  формирование тактовой частоты -СПМ.

Рассмотрим далее прием и предварительную обработку принимаемых данных в блоке 13, реализованного в качестве примера , дл  приема и обработки информации, кратной байту, за исключением (в протоколе Х.25) обработки абортирующей последовательности и последовательностей Флаг следующего вида 011111101111110.

Информаци  в последовательном формате поступает на вход Ц104ТВ сдвигового регистра на элементах 139 и 140. Информаци  с выхода сдвигового регистра в параллельном формате дешифрируетс  на наличие последовательности синхросимвол на элементах 141-146. При дешифрации последовательности синхросимвол сигналом с выхода элемента 161 взводитс  D-триггер 162, разрешающий работу счетчика 164. Счетчик 164 досчитывает до 7 и если с выхода элемента 143 поступает на вход элемента 165 сигнал 1, то на его выходе по вл етс  сигнал, сбрасывающий триггер 162 и счетчик 164. В этом же такте триггер 162 вновь взводитс  и цикл повтор етс . Если в сдвиговый регистр на элементах 139 и 140 поступает информаци , отличающа с  от последовательности синхросимвол, то на выходе элемента 143 при счете 7 счетчика 164 отсутствует 1 и счетчик досчитывает до 8. По этому сигналу взводитс  триггер 168, означающий, что из линии св зи принимаетс  блок (пакет) данных, на выходе элемента 170 по вл етс  1, разрешающа  формирование тактовой частоты приема -СПМ с элемента 170. По сигналу 8 со счетчика 164 на элементе 165 также формируетс  сигнал сброса триггера 162 и счетчика 164. Далее цикл приема информации повтор етс , при этом счетчик 164 считает до 8. При получении от абонента последовательности синхросимвол на выходе элемента 143 формируетс  1 и, при наличии сигнала на выходе 8 счетчика 164, триггер 168 сбрасываетс , прекращаетс  формирование тактовой частоты -СПМ и преобразователь 10 прекращает прием информации . По сбросу триггера 168 формируетс  сигнал -КК, который взводит триггер признака прерывани  в регистре 15 состо ний.

В режиме Х.25 выбрасывание бит-стаф- финга осуществл етс  следующим образом .

Счетчик 157 подсчитывает количество Г, поступающих на вход сигнал ВхПМ) преобразовател  10 последовательного кода в параллельный и обратно. При подсчете п ти 1 и при наличии на входе ВхПМ О на выходе элемента 160 формируетс  сигнал , блокирующий выдачу тактовой частоты -СПМ на один такт.

Если на вход ВхПМ поступило 7 Г, то с выхода элемента 159 выдаетс  сигнал

АБП, который взводит соответствующий признак в регистре 15 состо ний.

Признак конец кадра (сигнал -ТКК) переводит триггер 124 блока 12 формировани  запросов ПДП в другое состо ние. Состо ние триггера 124 контролируетс  при чтении регистра 8 системных прерываний как идентификатор канала ПДП. В зависимости от состо ни  триггера 124 блока 12 запросы на пр мой доступ к пам ти поступают либо на 0-й канал блока 9 ПДП, либо на 1-й. Таким образом, выделенные из по тока информации смежные блоки данных передаютс  в ЭВМ по разным каналам блока 9 ПДП. Этим обеспечиваетс  приоритет дл  принимаемых данных по отношению к передаваемым на уровне блоков данных. Така  организаци  приема данных наиболее эффективна при приеме коротких блоков данных, В этом случае требовани  ко времени перепрограммировани  прин вшего блок данных канала НДП менее жестки . Приоритет приемника над передатчиком по другим признакам прерываний обеспечиваетс  шифратором приоритетов.

Раздельное применение в режимах Х.25 и HDLC разр дов РВБСТ, РФБСТ и СЫН обеспечивает дополнительные диагностические возможности блоков УС, работающих на прием и на передачу информации от абонента.

По сравнению с прототипом предлагаемое устройство сопр жени  сокращает врем  обмена информацией абонента с ЭВМ и обеспечивает более высокую надежность за счет исключени  из принимаемой от абонента избыточной информации и выделени  границ блоков (пакетов) данных, за счет аппаратного формировани  в устройстве необходимой избыточной информации, передаваемой к абоненту, за счет передачи по пр мому доступу в пам ть как информации , так и прерываний, за счет использовани  двух каналов пр мого доступа в пам ть дл  передачи в ЭВМ принимаемой информации , за счет установлени  прерывани м от приемника более высокого приоритета, чем от передатчика, за счет контрол  времени обмена с ЭВМ по ПДП, что позвол ет исключить зависани  системы путем принудительного окончани  операций обмена, превышающих предельно установленное врем  обмена УС с ЭВМ, за счет передачи одновременно с прерывани ми собственного номера УС, за счет передачи при обмене с ЭВМ по ПДП номера ЭВМ, работающей с предлагаемым устройством сопр жени .

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  ЭВМ с абонентом , содержащее два коммутатора, дешифратор , информационный вход которого и первый информационный вход-выход первого коммутатора образуют вход-выход устройства дл  подключени  к адресной шине

   ЭВМ, шифратор управл ющих сигналов, первый выход и первый синхронизирующий вход которого соединены соответственно с разрешающим входом первого коммутатора и первым выходом дешифратора, блок пр 0 мого доступа в пам ть, регистр состо ни , преобразователь последовательного кода в параллельный и обратно, регистр режимов и блок приемопередатчиков, первые информационные вход и выход которого  вл ютс 

   5 соответствующими входом и выходом устройства дл  подключени  к выходу и входу линии св зи, а второй информационный выход соединен с первым информационным входом второго коммутатора, отли чающ0 е е с   тем, что, с целью сокращени  времени обмена с ЭВМ, в устройство введены регистр номера ЭВМ, блок шинных формирователей управл ющих сигналов, блок захвата общей шины, таймер, регистр

   5 системных прерываний, шифратор приоритетов , блок формировани  запросов пр мого доступа в пам ть, блок предварительной обработки принимаемой информации и блок предварительной обра0 ботки передваемой информации, причем второй информационный вход-выход первого коммутатора  вл етс  входом-выходом устройства дл  подключени  к шине данных ЭВМ, первый информационный вход-выход

   5 блока шинных формирователей управл ющих сигналов  вл етс  входом-выходом устройства дл  подключени  к шине управлени  ЭВМ, выход регистра системных прерываний подключен к информаци0 онным входом регистра номера ЭВМ, регистра режимов, информационным входам-выходам блока пр мого доступа в пам ть , преобразовател  последовательного кода в параллельный и обратно, третьему

   5 информационному входу-выходу первого коммутатора и первому информационному входу шифратора управл ющих сигналов, второй синхронизирующий вход которого соединен с выходом блика шинных форми0 рователей управл ющих сигналов, первым управл ющим входом первого коммутатора, тактовыми входами таймера и блока пр мого доступа в пам ть, синхронизирующими входами дешифратора, блока захвата об5 щеР шины и преобразовател  последовательного кода в параллельный и обратно и вторым информационным входом второго коммутатора, первый и второй выходы которого подключены соответственно к второму информационному входу блока приемопередатчиков и первым синхронизирующим входам блоков предварительной обработки принимаемой и предаваемой информации, разрешающие входы Я входы сброса которых соединены соответственно с выходом регистра режимов и первым выходом шифратора управл ющих сигналов, вторым информационным входом подключенного к адресным входам-выходам первого коммутатора и блока пр мого доступа в пам ть и разрешающему входу преобразовател  последовательного кода в параллельный и обратно , вход выборки, вход готовностей и информационный последовательный вход которого подключены соответственно к пер- вому выходу шифратора управл ющих сигналов , третьему выходу второго коммутатора и первому выходу блока предварительной обработки принимаемой информации , а выход запроса данных - к третьему информационному входу второго коммутатора, упрвл ющим входом соединенного с выходом регистра режимов и первым управл ющим входом шифратора управл ющих сигналов, третий информаци- онный вход блока приемопередатчиков и четвертый информационный F ход второго коммутатора соединены с первым выходом блока предварительной обработки передаваемых данных, входы готовности данных, второй синхронизирующий вход и второй выход которого подключены соответственно к выходам готовностей, последовательных данных и синхронизации и входу синхронизации передачи преобразовател  последовательного кода в параллельный и обратно, соединенного выходами готовностей и синхронизации соответственно с входом готовности блока формировани  запроса пр мого доступа в пам ть и с пер- вым информационным входом регистра состо ни  и вторым синхронизирующим входом блока предварительной обработки принимаемой информации, второй выход которого подключен к второму информаци- онному входу регистра состо ни , третий и четвертый информационные входы которого соединены соответственно с выходом таймера и выходом конца счета блока пр мого доступа в пам ть, первый и второй входы запроса и выход подтверждени  запроса которого соединены соответственно с первым и вторым выходами и входом подтверждени  запроса блока формировани  запросов пр мого доступа к пам ти, входы синхронизации сброса и третий выход которого подключены соответственно к выходу регистра состо ни , первому выходу шифратора управл ющих сигналов и первому информационному входу регистра системных прерываний, входы сброса и синхронизации и выход регистра состо ни  соединены соответственно с вторым и первым выходами и вторым управл ющим входом шифратора управл ющих сигналов, разрешающий вход которого подключен к выходу подтверждени  запросов блока пр мого доступа к пам ти, синхронизирующий выход которого подключен к разрешающему входу таймера, второму управл ющему входу первого коммутатора, информационному входу блока захвата общей шины и первому информационному входу блока шинных формирователей управл ющих сигналов, первый, второй ч третий разрешающие входы и второй информационный вход которого соединены соответственно с первыми выходами шифратора управл ющих сигналов и дешифратора и первым и вторым выходами захвата of щей шины , вход сброса которого подключен к выходу регистоа состо ни  и информационному входу шифратора приоритетов, соединенного первым выходом с вторым информаци- онным входом регистра системных прерываний, третий информационный вход и управл ющий вход которого соединены соответственно с вторым выходом дешифратора и первым выходом шифратора управл ющих сигналов, выход регистра номера ЭВМ соединен с входом-выходом устройства дл  подключени  к адресной шине ЭВМ, а синхровход - с первым выходом шифратора управл ющих сигналов, синхровходом регистра режимов и входом режима блока пр мого доступе в пам ть, третий запросный вход и управл ющий вход-выход которого соединены соответственно с вторым выходом шифратора приоритетов и вторым информационным входом-выходом блока шинных формирователей управл ющих сигналов, первый выход блока захвата общей шины подключен к разрешающему входу регистра номера ЭВМ и информационному входу блока пр мого доступа к. пам ти.

   примечание: X - безразличное состо ние разр да.

   Таблице 2

   Примечание. Х-безразличное сост ние разр да.

   Фцг.З

   25

   29 24

   2д

   -20

   19

   Фиг. U

   21

   J/Ъ

   Фиг.д

   Фиг. 7

   Фиг. в

   Фиг. 9

   Фиг. 10

   29

   {

   27 24

   25

   U 4f

   4/

   40

   Д

   Ф#г tf

   47

   )

   45

   Фиг. 12

   to

   TW

   /K

   #

   o#

   °0f o

   .г

   Ug

   ftl

   Й

   з ff s

   r4

   Lm

   mw

   ОДР

   .SLU

   r-a

   5§

   iJr-Jm

   qg№-|i

   fowl Д

   OrE

   «ШД

   J5

   H /Ш

   o

   if

   Sw

   -o

   We

   -o

   Л«7/ ,Г

   -otf

   08C20/.l

   Фие. 16

   56

   Я

   Фиг. 1д

   52

   55

   Фиг. 19

   ШВ1

   -ЗАН

   1

   J.

   HZL

   33 X В М

   I

   . Фиг. 20

   Фиг. 21