SU1432537A1 - Устройство дл сопр жени абонентов с каналом св зи - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в локальных вычислительных сет х в качестве устройства дл  обмена данными между локальньми станци ми сети и абонентами (процессорами) внешнего уровн  каждой локальной станции через канал св зи. Целью иэоб ретени   вл етс  повьппение надежности за счет оперативного перераспределени  функции ведущего абонента. Устройство содержит блок св зи с магистралью , системный блок управлени , блок управлени  вводом-выводом, блок пам ти, генератор тактовых импульсов, операционный блок, блок ввода-вывода, блок задани  функции ведущего, депш- фратор управлени , блок синхронизации g св зи, блок анализа состо ни  канала и блок прерьтани . 3 з.п. ф-лы, 14 ил., 6 табл. (Л

Description

4ib СО N9

Сл

СО

Nl

Изобретение относитс  к вычисли- ельной технике и может быть исполь- Ьовано в локальных вычислительных сет х в качестве устройства дл  обме- на данными между локальными станци ми сети и абонентами (процессорами) высшего уровн  каждой локальной станции через канал св зи.

Цель изобретени  - повьапение на- |цежности за счет оперативного перераспределени  функции ведущего абонента .

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - 11 - функциональные схемы блока св зи с магистралью, системного блока управлени , дешифратора управлени  блока прерывани , блока управлени  вводом- выводом, операционного блока, блока |задани  функции ведущего, блока син- |хронизации св зи, блока анализа состо ни  канала, блока ввода- вывода соответственно; на фиг. 12 - устрой- JCTBO в составе вычислительной сети; |на фиг. 13 - схема алгоритма функцио

нировани  устройства; на фиг. 14 - врменные диаграммы основного командного цикла операцибнного блока

Устройства (фиг.1) содержит блок 1 |св зи с магистралью, системный блок 2 1управлени , блок 3 пам ти, генератор 14 тактовых импульсов, блок 5 ввода- 1 вывода, дешифратор 6 управлени , блок 17 прерывани , группу 8 входов-выходов .блока 1 св зи с магистралью, внешнюю :интерфейсную магистраль 9, группу 10 ;информационных входов дешифратора 6 :управлени , группы 11 и 12 входов-выходов блока 1 св зи с магистралью, : внутреннюю шину 13 данных и внутреннюю шину 14 адреса, группу15 адресных входов блока 3 пам ти, группу 16 дов блока 5 ввода-вывода, группу 17 i входов-выходов и группу 18 выходов системного блока 2 управлени , группу 19 входов-выходов блока 5, группу

20входов-выходов устройства, группу

21входов-выходов блока 3 пам ти, выход 22 генератора 4 тактовых импульсов , группу 23 выходов дешифратора 6 управлени , выход 24 блока 7 прерывани , группу 25 входов устройства и вход 25.1 блока 7 прерывани , блок 26 управлени  вводом-выводом, операционный блок 27, блок 28 задани  функции ведущего, блок 29 синхронизации св зи

и блок 30 анализа состо ни  канала, группу 31 вькодов и группу 32 входов

,

0

выходов системного блока 2 управлени , группу 33 управл ющих выходов, группу 34 адресных выходов, выход 35 синхронизации и выход 36 управлени  св зью операционного блока 27, выходы 37 и 38 генератора 4 тактовых импульсов , выходы 39 и 40 дешифратора 6 управлени , выход 41, группы 42 и 43 выходов блока 29, выход 44 разр да управлени  выдачей группы 42 выходов и выход 45 разр да ответа группы 43 выходов блока 29 синхронизации св зи, шину 46 начальной установки, группы шин адреса 47 и данных 48, выход 49 и группу 50 выходов блока 26 управлени  вводом-выводом, вход 51 блока 26 управлени  вводом-выводом, вход 52 разр да наличи  данных группы 20 входов-выходов устройства, группу 53 выходов и выход 54 блока 30, группу 55 выходов и выход 56 блока 28 задани  .функции ведущего, группу 57 входов блока 30.

Блок 1 св зи с магистралью содержит (фиг. 2) счетчики 58 и 59, узел 60 пам ти, шинные формирователи 61 и 62, группу 63 выходов и выход 64 переноса счетчика 58, входы первого 65.1, второго 65.2 и третьего 65.3 разр дов группы 50 входов блока 1, соединенные соответственно с управл ющим входом (CS), входом (WR) запи- си узла 60 и счетным входом счетчика 58, группу 8 входов-выходов, входы

первого 66.1 и второго 66.2 разр дов группы 43 входов блока 1, соединенные соответственно с группой (А) входов-выходов , первым (CS) и вторым (V) управл ющими входами шинного формировател  61, входы первого 67.1 и второго 67.2 разр дов группы 23 входов блока 1, соединенные соответственно с синхровходами счетчиков 58 и 59.

Системньй блок 2 управлени  (фиг.З) содержит узел 68 управлени , выходы чтени  (RDM) и записи (WRM) пам ти, чтени  (RDIO) и записи (WR10) ввода- вывода которого образуют соответст- венно выходы первого 69.1 и второго 69.2 разр дов группы 31 выходов бло-. ка 2, выходы первого 70.1 и второго 70.2 разр5|дов группы 18 выходов блока 2. Группы 17 и 32 входов-выходов, вход 22 и входы первого 71,1, второго 71.2 и третьего 7.1.3 разр дов группы 33 входов блока 2 соединены соответственно с первой (DB), второй (D)

группами входов-выходов, входом (SYN) синхронизации, входом (CWR) управлени  записью, входом (CRD) управлени  чтением и входом (DE) управлени  захватом магистрали узла 68.

Дeu ифpaтop 6 управлени  (фиг.4) содержит первый 72 и второй 73 дешифраторы , генератор 74 кода собственного адреса и элемент ИЛИ 75, выход которого  вл етс  выходом 39 блока 6 Группа выходов генератора 74 соединена с первой группой (А1) входов дешифратора 72, первый (0), второй (1) и третий (2) выходы которого соедине- ны соответственно с первым, вторым входами дешифратора 73 и выходом 40 блока 6, Группа 10 входов, входы первого 76.1, второго 76.2 разр дов группы 42 входов и вход 36 блока 6 сое- динены соответственно с второй группой (А2) входов дешифратора 72, пер- вьм (0.1), вторым (1.1), третьим (0.2 и четвертым (1.2) управл ющими входами дешифратора 73, первым (0.0), вто- рой (1.0), третий (0.1) и четвертый (0.2) выходы которого соединены соответственно с первым, вторым входами элемента ИЛИ 75, а также образуют выходы первого 77.1 и второго 77.2 раз- р гдов группы 23 выходов блока 6.

Блок 7 прерывани  (фиг.5) содержит триггеры 78 и 79, элементы И 80-84, входы первого 85.1, второго 85.2 разр дов группы 47 входов, вход 86 бло- ка 7, первый 87.1, второй 87.2 и третий 87.3 разр ды группы 48 входов блока 7.

Блок 26 управлени  вводом-выводом (фиг. 6) содержит триггер 88, п тый 89, первый 90, четвертый 91, второй 92 и третий 93 элементы И, (выход 94. первого разр да группы 50 выходов, выходы второго 94.2 и третьего 94.3

разр дов группы 50 выходов блока 26, входы первого 95.1 и второго 95.2 разр дов группы 31 входов блока 26.

Операционньм блок 27 (фиг. 7) содержит микропроцессор 96, шинный формирователь 97. Выходы управлени  за- писью (WR), чтением (RD), подтверждени  захвата (RATR) и синхронизации (SYN) узла 96 соединены соответственно с выходами первого 98.1, второго 98.2, третьего 98.3 разр дов группы 33 выходов и выходом 35 блока 27. Кроме того, выход 98.3 узла 96 соединен с управл ющим входом (CS) узла 97 и  вл етс  выходом 36 блока 27. Группа 32 входов-выходов, входы первого 99.1, второго 99.2, третьего 99.3 и четвертого 99.4 разр дов группы 38 входов, входы 41 и 54 блока 27 соединены соответственно с группой (D) . входов-выходов данных, первым (F1), вторым (F2) синхровходами, входам (R сброса, (RA) готовности, захвата магистрали (TR) и запроса прерывани  (PQ) узла 96.

Блок 28 задани  функции ведущего (фиг. 8) содержит счетчик 100, триггер Ш1, шинный формирователь 102 магистральных элементов, генератор 103 константы интервала опроса, элемент И 104 и элемент ИЛИ 105, группу выходов 106 счетчика, выход 107 переполнени  счетчика 100, входы первого 108.1, второго 108.2 разр дов группы 53 входов.

Блок 29 синхронизации св зи (фиг.9 содержит триггер 109, первый 110, втрой 111 и третий 112 элементы И, элемент ИЛИ 113, выходы первого 114.1 и второго 114.2 разр дов группы 43 выходов блока 29, выходы первого 115.1 и второго 115,2 разр дов группы 42 выходов блока 29, входы 116.1 и 116. элементов И 110 и 111.

Блок 30 анализа состо ни  канала (фиг. 10) содержит второй 117 и первый 118 триггеры, дешифратор 119 и элемент ИЛИ 120. Первый (1) и второй (4) выходы дешифратора 119 образуют выходы первого 121.1 и второго 121.2 разр дов группы 53 выходов блока 30. Блок 5 ввода-вывода (фиг. 11) содержит преобразователь 122 последовательного кода в параллельный и, наоборот , дешифратор 123 адреса,- генератор 124 синхронизации, входы 125.1 и 125.2 преобразовател  122.

Устройство в целом предназначено дл  организации локальной вычислительной сети со структурой Моноканал , использую1цей известный протокол обмена HDLC или другой аналогичный .

Устройство в вычислительной сети (фиг. 12) предназначено дл  подключени  системы высшего уровн , например микро-ЭВМ, УВК типа КТС ЛИУС-2 или других аналогичных средств к моноканалу через соответствующие средства св зи, которые в общем случае включают в себ  модем. При этом устройство позвол ет освободить средства системы высшего уровн  от выпол

нени  функций организации взаимодей- стви  с сетевыми средствами, т.е. выполнени  протокола обмена, в сети, общего управлени  взаимодействием станций сети и т.д.

Кроме того, устройство с помощью включенных в него новых элементов и св зей позвол ет -существенно повысить надежность и расширить ее об-, {пасть применени  за счет реализации Нового алгоритма определени  функции едущего в сети, что позвол ет при тказе ведущей системы (станции) передавать ее функции другой работо- Ьпособной системе с минимальной за- |цержкой в обмене. Тем самым достигаетс  повышение живучесаги вычислитель йой сети в целом.

I Блок 1 св зи с магистралью (фиг.2) Предназначен дл  хранени  и,приема данных; поступающих как от системь верхнего уровн  через внешнюю интерфейсную магистраль 9, так .и от Дру- гих систем обмена данными сети, под- ключенных к блоку .5 ввода-вывода. |Таким образом, блок 1 выполн ет функ |ции общей пам ти, имеющей каналы обр ени  как со стороны внешней магист- |рали 9, так и со стороны внутренней магистрали 13 данных (фиг. 1). i Счетчики 58 и 59 предназначены |дл  задани  адреса обращени  к узлу |60 пам ти. Управление записью в счет |чики 58 и 59 осуществл етс  по сиг- |налам с выходов 77.1 и 77.2 блока 6 г(фиг. 4), которые соединены соответ- |ственно с входами 67.1 и 67.2 груп- ;пы 23 входов блока 1 (фиг„ 2). ;. Приращение состо ни  счетчика 58 происходит по сигналу с выхода 94.1 |блока 26 (фиг. 6), поступающему на вход 65.3 блока 1 (фиг.2).

Узел 60 пам ти представл ет собой оперативный запоминающий узел. Управ ление обращением к нему осуществл етс  по сигналу с входа 65.1, а управление записью - по сигналу с входа 65.2 группы 50.

Адрес обращени  к узлу 60 может з даватьс  как с выхода В узла 62, так и с группы 12 входов блока 1.

Шинный формирователь 61 предназначен дл  управлени  обменом ме оду ши- нами данных маг истрали 9 (фиг. 1) и магистрали 13,

Управление направлением передачи данньгх осуществл етс  в зависимости от сигналов на входах 66.1 и 66.2 в соответствии с табл. 1.

10

15

20

25

-

- , 50

6

Шинный формирователь 62 (фиг.2) по конструкции аналогичен узлу 61 и предназначен дл  передачи кода адреса, младшие -и старшие разр ды которого 5 сформированы счетчиками 58 6 59, с входов А на группу выходов В (порт В) при наличии управл ющего сигнала с входа 36 блока 1,

Системньй блок 2 управлени  (фиг.З) предназначен дл  управлени  доступом к шине данных операционного блока 27 (фиг.1), а также других блоков и устройств . Он может быть вдаолнен на известной микросхеме типа К580ВК28. При этом алгоритм функционировани  блока 2 полностью идентичен известному дл  указанной микросхемы .

Группы 17 и 32 входов-выходов блока 2 (фиг.З) предназначены дл  ввода- вывода данных на внутреннюю шину 13 данньпс ив блок 27 (фиг.1) соответственно . ,

Вход 22 предназначен дл  подачи сигнала синхронизации (SYN) с вы-: хода генератора 4 тактовых импульсов Сфиг. 1).

Входы 71.1-71.3 предназначены дл  подачи на входы CWR и CRD и DE узла 68 сигналов записи, чтени  и подтверждени  захвата магистрали (шины) t;ooT- ветственно с выходов 98,1-98,3 микро-, процессора 96 (фиг.7).

Выходы 69.1 (RDM) и 69.2 (WRM) узла 68 (фиг. 3) пред аз начены дл  вы- 35 дачи сигналов управлени  чтением и записью в пам ть, соответственно на входы 95,1 и 95,2 блока 26 управле-. ни  вводом-выводом (фиг. 6).

Выходы 70.1 (RDIO) и 70.2 (WRIO) предназначены дл  выдачи сигналов чтени  и записи во внешние устройства (устройства ввода-вывода) соответственно на входы блока 5 ввода-вывода (фиг. 1).,

. Если в качестве, блока 5 используетс  известна  микросхема типа К580ВВ51, выходы 70.1 и 70.2 блока 68 соедин ютс  с её входами Чтение (ЧТ) и Запись (ЗП) соответственно.

Блок 3 пам ти (фиг. 1) представлА- ет собой посто нную пам ть и предназначен дл  хранени  программ в про- (цессе работы системы при обмене данными в вычислительной сети, напри- 55 мер программ управлени  обменом в соответствии с известным протоколом.

Вход 49 и группа 15 входов блока 3 предназначены дл  подачи сигнала разрешени  выборки кристалла с выхода

30

40

45

49 блока 26 (фиг. 6) и адреса  чейк пам ти с шины 14 адреса соответственно .

Группа 21 входов-выходов блока 3 предназначена дл  обмена данными меду блоком 3 и шиной 13 данных.

Генератор 4 тактовых импульсов |(фиг. 1) предназначен дл  формирова |ни  тактовых и синхронизирующих сигналов , координирующих работу блоков системы. При этом входы 46 и 35 преназначены соответственно дл  подачи сигналов установки (сброса) р одноименной шины магистрали 9 (фиг.1) и синхронизации (SYN) с выхода 98.4 микропроцессора 96 (фиг. 7).

Вход готовности (AN или RDIN) блока 4 (не показан) при выполнении его на микросхеме КР580Г Ф24 или INTEL 8224 в данном случае соедик ет с  с шиной положительного потенциала что приводит к посто нному формированию сигнала готовности, который поступает через группу 38 выходов бло- ка 4 на вход 99.4 (RA) готовности микропроцессора 96 (фиг. 7).

Выходы 22 и 37 блока 4, предназначены дл  дьщачи сигнала синхрониза- ции на вход 22 (SYN) узла 68 (фиг.З) и.тактового сигнала 2 соответст- венно.

Группа 38 выходов (фиг. 1) предназначена дл  выдачи сигналов тактовых Ф1, Ф2 сигнала установки (сброса ) и готовности на входы 99.1 (F1), 99.2 (F2), 99.3 (R и 99.4 (RA) микропроцессора 96 (фиг. ).

Блок 5 ввода-вывода (фиг.11) предназначен дл  осуществлени  обмена последовательными кодами данных между предлагаемой системой и каналом св зи вычислительной сети. Он может быть выполнен на базе известной мик

10

f5

20

432537

5

5

0

0

8

Группа 16 адресных входов блока 5 предназначена дл  формировани  соответственно сигналов Управление/данные (У/Д) и Выбор устройства (ВУ) на одноименные входы блока 5.

Причем вход У/Д блока 5 предназначен дл  идентификации подачи сигнала записи-чтени  данных или управл ющих сигналов.

; С выходов 70.1 и 70.2 блока 2 (фиг. 3) через группу 18 выходов блока 2 на входы 125.1 и 125.2 блока 5 поступают сигналы соответственно Чтение ввода-вывода и Запись ввода-вывода , по ко горым разрешаетс  передача дайлых и информации о состо нии на шину 13 данных из блока 5 или с шины 13.в блок 5 через группу 19 входов-выходов.

Вьтод передатчика (Вых. пер.) предназначен дл  выдачи во вне последовательного кода, сформированного преобразователем 122.

Входы синхронизации передатчика (сив) и приемника (СПР) предназначены ,дл  приема тактовых импульсов, сформированных генератором 124, дл  син- хронизации передачи и приема преобразователем 122.

Выходы Запрос передатчика т,ерми- нала (ЗПДТ) и Запрос приемника терминала (ЗПРТ) предназначены соответственно дл  выдачи сигналов информировании внешнего передатчика о готовности канала приемника к приему данных и запроса о готовности приемника терминала прин ть данные.

Входы Готовность передатчика терминала (ГПДТ) и Готовность приемника терминала (ГПРТ) предназначены соответственно дл  информировани 

росхемы, например КР580ВВ51, и функ- 45 схемы готовности внешнего передатчиционирует по известному дл  этой схемы алгоритму. На фиг. 11 показаны только те входы и выходы схемы, которые необходимы дл  по с нени  сущности изобретени  и его выполнени . Дешифратор 123 предназначен дл  распознавани  собственного адреса блока 5. Генератора 124  вл етс  известным элементом и предназначен дл  синхронизации работы узла 122 известньм образом.

Группа 19 входов-выходов блока 5 предназначена дл  обмена данными между шиной 13 и блоком 5.

0

5

ка к посьшке информации по каналу св зи и о готовности приемника терминала прин ть в ответ на сигнал запроса по выходу ЗПРТ.

Вход приемника (Вх.пр) предназначен дл  приема последовательного кода извне.

Входы Смещение (СМ) и Подложка (П) соедин ютс  друг с другом.

Подключение блока 5 к средствам св зи, в качестве которых могут использоватьс  известные схемы модемов или сопр жени  по уровню, осуществл етс  известным образом.

Управление узлом 122 осуществл етс  программно сразу после начальной установки (вход начальной установки не показан), в узел 122 с входов 19

записываютс  команды начальной уста

:НОВКИ.

I Посредством управл ющих слов узлу 1.122 сообщаютс  скорость приема-пере- 1дачи данных, количество разр дов в каждом блоке данных, число разр дов останова, режим работы, наличие или отсутствие разр да четности каждого Iблока данных.

Управл ющие слова подраздел ютс  на два типа: инструкции режима и инструкции команды.

При передаче данных блоком 5 осуществл етс  преобразование данных, поступающих с группы 19 входов-выходов в параллельном коде в последовательность символов со служебной информаци ей и выдача ее в канал св зи с различной программно-задаваемой-скоростью.

При приеме информации блок 5 получает последовательность символов со I служебной информацией из канала св зи осуществл ет выделение данных в ней, преобразование их в параллельный вось миразр дньй код и передачу его на группу 19 выходов.

Дешифратор 6, управлени  (фиг, 4) предназначен дл  формировани  управл ющих си,гнапов на основе кода адреса , поступающего с шины 9 на группу 10 входов, управл ющих сигналов с выходов 42 блока 29 (фиг. 1) синхронизации св зи и сигнала подтверждени  захвата магистрали с выхода 36 блока 27 (фиг, 1).

Генератор 74 адреса (фиг. 4) предназначен дл  формировани  кода собственного адреса системы при подключении к интерфейсной магистрали 9 (фиг. 1).

Входы разр дов 76.1 и 76.2 группы 42 входов соединены соответственно с выходами 115.1 и 115,2 блока 29 (фиг, 9),

Выходы разр дов 77.1 и 77.2 груп- пы 23 выходов соединены соответственно с входами 67.1 и 67,2 блока 1 (фиг. 2) и предназначены дл  записи кода адреса  чейки ОЗУ в счетчики 59 и 59,

Выход 40 предназначен дл  передачи сигналов разрешени  срабатыв ани  элементов И 110 и 111 блока 29 (фиг, 9)

0

5

5

,

5

0

5

0

Блок 7 прерываний (фиг. 5) предназначен дл  формировани  интерфейсного сигнала запроса прерывани  на выходе 24, который поступает на соответствующую шину интерфейсной магистрали 9 (фиг, 1),

Основными элементами блока 7  вл ютс  триггеры маски 78 и запроса пре- .рывани  79 (фиг, 5),

Элементы И 80-83 предназначены дл  управлени  состо нием триггеров 78 и 79,

На группу 48 входов с магистрали 9 на входы 87,1 - 87,3 поступают сигналы значений данных (разр ды ДЙ, Д1 Ц2), код которых предназначен дл  уп- равлени  триггерами 78 и 79, В частности , сигналом с входа 87,1 устанавливаетс  маска прерывани , а сигналом со входа 87.2 осуществл етс  сброс мaQки. Сигналом с входа 87,3 производитс  сброс запроса прерывани .

Управление элементом И 80 осуществл етс  на основании значений сигналов разр дов (А0И А1 адреса, поступающих на входы 85,1 и 85.2 соответственно, и интерфейсного сигнала Выдача, поступающего на вход 86 с соответствующей шины интерфейсной магистрали 9 (фиг, 1).

На вход 54 поступает сигнал запроса прерывани  блока 27 (фиг. 1),

На вход 46 поступает сигнал установки в исходное состо ние с соответствующей шины интерфейсной магистрали 9,

Интерфейсна  магистраль 9 предназначена дл  организации обмена данными , а также адресными и управл ющими сигналами между предлагаемой системой и системой высшего уровн , подключаемой к вычислительной сети (фиг.12), Она может быть построена в соответствии с известным интерфейсньм протоколом ИК1 и содержит три группы шин: данных, адреса и управл ющие,

Шины 13 и 14 (фиг, 1) предназначены дл  обмена данными и адресной информацией внутри устройства.

Блок 26 управлени  вводом-выводом (фиг, 6) предназначен дл  формировани  сигналов управлени  блоком 1 св зи с магистралью и блока 3 пам ти (фиг. 1).

На входы 95.1 и 95,2 разр дов группы 31 входов поступают сигналы чтени  пам ти (RDM) и записи в пам ть

(WRM) с выходов 69.1 и 69.2 системного блока 2 управлени  (фиг. 3).

Выходы 9А.1 - 94.3 разр дов группы 50 выходов предназначены соответ- стненно дл  выдачи сигналов на счетный вход (+1) 65.3 счетчика 58 блока 1 (фиг. 2), вход 65,1 выбора кристалла (CS) и вход 65.2 управлени  записью (WR) узла 60 пам ти. Q

Выход 49 блока 26 (фиг. 6) предназначен дл  выдачи сигнала выбора кристалла (CS) на одноименный вход блока 3 пам ти (фиг. 1).

Операционный блок 27 (фиг, 7) пред- 5 назначен дл  управлени  обменом данными и управл ющей информацией в системе в соответствии с заданным сетевым протоколом, например известным протоколом HDLC.20

Микропроцессор 96 может быть выполнен на известной микросхеме, на- - пример, типа КР580ИК80, INTEL8080 или другой аналогичной.

Назначение входов-выходов и алго- 25 ритмы реализации команд узла 96 полностью аналогичны известным дл  микропроцессора указанной марки.

Основной командньй цикл микропроцессора 96 приведен на фиГ, 14. ЗО

. Шинный формирователь 97 (фиг.7) предназначен дл  управлени  передачей кода адреса с группы адресных выходов (А) микропроцессора 96 на группу 34 выходов блока 27 и дашее на шину 14 адреса системы. Узел 97 срабатывает при наличии сигнала низкого потенциала на входе CS, поступающего с выхода 98.3 (RATR) узла 96.

Группа 32 входов-выходов предна- 0 значена дл  реализации обмена данными между узлом 96 и боком 2 (фиг.1).

На входы 99.1 (F1), 99.2 (F2), 99.3 (R) и 99.4 (RA) группы 38 входов блока 27 поступают соответствен- но известные сигналы первой синхро- серии, второй синхросерии, установки в исходное (сброса) и готовности с соответствующей группы выходов генеатора 4 тактовых импульсов (фиг. .1).сп Входы 41 (TR) и 54 (RQ) блока 27 (96) предназначены соответственно дл  подачи на соответствующие входы узла 96 известных сигналов Захват (HOLD) и Запрос прерывани  с выхо- цов блока 29 (фиг. 9) и блока 30 (фиг. 10).

Выходы разр дов 98.1 (WR), 98.2 (RD) и 98.3 (RATR) группы 33 выходов

35

Q

5 0

5

О

0

5

блока 27 (96) предназначены дл  выдачи соответственно сигналов Запись, Прием (Чтение) и Подтверждение захвата, поступающих на входы 71.1 (CWR), 71.2 (CRD) и 71.3 (DE) узла 68 (фиг. 3).

Выход 35 (SYN) узла 96 (фиг. 7) предназначен дл  формировани  сигнала синхронизации, формируемого микропроцессором в начале каждого машинного цикла.

Выход 36 используетс  дл  выдачи сигнала подтверждени  захвата на блоки 6,29 и 30 системы (фиг. 1).

Блок 28 задани  функции ведущего (фиг. 8) предназначен дл  инициировани  переходи устройства к реализации функции ведущего в вычислительной сети.

Счетчик 100 предназначен дл  отсчета времени слушани  канала св зи устройством на предмет обнаружени  наличи  информации в канале св аи.

Триггер 101 предназначен дл  формировани  сигнала управлени  счетом на счетчик 100.

Шинньи| формирователь 102 предназначен дл  передачи на шину 13 данных с группы 106 выходов счетчика 100 его содержимого.

Подключение входов порта А к выхо рам порта В осуществл етс  по управл ющему сигналу с входа 108.1 блока

28, который поступает с выхода 121.1 блока 30 (фиг. 10).

Генератор 103 кода предназначен дл  задани  кода временногЪ интерва-. ла, в течение которого устройство осуществл ет слушание линии св зи и по истечении которого происходит переход к реализации режима ведущего в соответствии с алгоритмом, приведенным на фиг. 13.

Каждое из устройств, вход щих в состав вычислительной сети (фиг,12), характеризуетс  собственным интервалом времени ожидани  перехода в режим ведущего. Поэтому одновременно в сети в режим ведущего может перейти только одна станци . Кроме того, этим обеспечиваетс  повышение отказоустойчивости устройства и сети в целом за счет того, что при отказе ведущей в данный момент станции по истечении конечного интервала времени функции ведущего возьмет на себ  друга  станци .

Элемент И 104 предназначен дл  уп- 1 авлени  подачей счетных импульсов rta соответствующий вход (+1) счетчика 100 с входа 37 блока 28 (фиг,8). Элемент ИЛИ 105 предназначен дл  формировани  сигнала Запись в счет- мнк 100 значени  кода .временного интервала ожидани  перехода в режим ведущего . При этом сигнал Запись фор- мируетс  либо при возбуждении йыхода 21.2 (входа 108.2 блока 28 (фиг.8) дешифратора 119 блока 30 (фиг.10) по 1:оманде микропроцессора, либо по сигналу Низкий потенциал с входа 52 ()лока 28,  вл ющегос  признаком нали- 1ИЯ информации в канале св зи.

Вход 52 предназначен дл  сообщени  системе признака наличи  информации I) канале св зи (фиг. 12). Он может формироватьс , например, модемом, 11ХОДЯЩИМ в состав средств св зи в качестве сигнала-детектора линейного сигнала. Входы 52 всех устройств, объ ( дин емых в вычислительную сеть фиг.12), подключены к одной и той же Jrинии канала св зи. Поэтому до тех пор, пока в канале св зи присутствует информаци , генерируетс  сигнал, который поступает на входы 52 всех осталь 11ЫХ станций сети и обеспечивает запис 1 их счетчики 100 соответствующих ко- дов интервалов времени ожидани  перевода в режим ведущего. Тем самым обеспечиваетс  блокировка перехода в резким ведущей какого-либо другого уст- )ойства до момента завершени  выполнени  своих функций или отказе, опре- |1еленном по отсутствии сигнала на входе 52 ведущего в данный момент устройства .

Выход 56-преднааначен дл  выдачи сигнала Переполнение счетчика 100 На вход блока 30 (фиг.10), что свидетельствует об истечении времени ожидани  перехода в режим ведущего дл  данного устройства.

Блок 29 синхронизации св зи (фиг.9 предназначен дл  преобразовани  сигналов управлени  интерфейсной магистрали во внутренние управл ющие сигна- лы ев зи ycтpoйcfвa.

Триггер 109 предназначен дл  управлени  св зью между шинами данных 8 магистрали 9 и внутренней шиной 13 данных через шинный формирователь 61 блока 1 (фиг. 2)о

Элементы И 110 и 111 предназначены дл  стробировани  приема блоком 29

0

5

(фиг. 9) интерфейсных сигналов Выдача и прием соответственно, поступающих с входов 116.1 и 116.2 группы 25 входов блока 29.

Элемент И 112 предназначен дл  формировани  сигнала Ответ (в соответствии с протоколом интерфейса ИК1), который с выхода 114.1 блока 29 по- :ступает через разр д 45 группы 43 выходов блока 29 на шину сигнала Ответ магистрали 9 (фиг.1).

Элемент ИЛИ 113 предназначен дл  формировани  сигнала Захват на выходе 41 блока 29, который поступает на вход TR микропроцессора 96 (фиг.7). ,Сигналы с выходов 114.1 и 114.2 группы 43 выходов поступают соответственно на входы 66.1 и 66.2 блока 1 (фиг. 2). Выходы разр дов 115.1 и 115.2 группы 42 выходов блока 29 соединены соответственно с входами 76.1 .и 76.2 блока 6 (фиг.4).

Блок 30 анализа состо ни  канала (фиг.10) предназначен дл  формировани  управл ющих сигналов на основе анализа состо ни  канала св зи (наличи  информации в нем) и анализа признака завершени  интервала времени ожидани  перехода в режим ведущего.

Триггер 117 предназначен дл  фиксации сигнала завершени  интервала времени ожидани  перехода в режим ведущего .

Триггер 118 предназначен дл  фик- садии сигнала отсутстви  информации в канале св зи.

Дешифратор 119 предназначен дл  формировани  следующих управл к цих сигналов: с выходов 1 (121.1) и 4 (121.2) сигналов управлени  шинным формирователем 102 блока 28 (фиг.8) и триггера 101 (элемента ИЛИ 105) соответственно, с выходов 2 и 3 - сигналов установки в нулевое состо ние триггеров 117 и 118 блока 30 (фиг. 10) соответственно.

Элемент ИЛИ 120 предназначен дл  формировани  сигнала запроса прерывани  на выходе 54 блока 30, который по- dTynaeT (фиг.1) на одноименные входы блока 7 (фиг. 5) и блока 27 (фиг.7).

Входы 56,57,36 и 52 блока 30 (фиг.10) предназначены соответственно дл  приема сигналов окончани  интервала времени ожидани  перехода в режим ведущего, крда адреса дл  формировани  управл ющих сигналов дешифратором -19, сигнала Подтверждение

захвата с выхода 98.3 (36) блока 27 (фиг. 7) и сигнала Признак наличи  информации в канале св зи.

Обращение к устройству при обмене данными с ним со стороны системы высшего уровн , например вычислительной машины (фиг.12), осуществл етс  через интерфейсную магистраль 9 (фиг. 1) в соответствии с известным протоколом JQ ИК1.

Формат адреса при обращении к системе со стороны магистрали 9 приве ден в табл. 2.

Комбинаци  значений разр дов ад- 5 реса А1 и А0 и управл ющих сигналов, поступающих на входы 25, определ ет режимы работы элементов системы, например дешифратора 73 блока 6 (фиг.4).

Алгоритм работы дешифратора 119 0 (фиг.10) описываетс  табл.3 соответстви .

Алгоритм работы дешифратора 73 (фиг.4) блока 6 описываетс  в табл.4. 25

Адрес, формируемый на основании одержимого счетчиков 58 и 59 (фиг.2), редставл ет собой дес тиразр дный од, условно подраздел емый на старшую (разр ды А9 и А8) и младшую часть ,Q (разр ды А7 - A0J

При записи Б счетчики 58 и 59 информаци  представл етс  в виде двух байтов, которые поступают поочередно с шин данных 8 интерфейсной магистра- ли через узел 61 (фиг. 2) на входы счетчиков 58 и 59 соответственно. При этом первый байт задает младший байт адреса, а второй байт разр дами D1 и DO - значени  разр дов А9 и А8 адреса соответственно. Разр ды D7 - D2 второго байта в этом случае не используютс .

Запись и чтение информации в (из) узел 60 пам ти (фиг. 2) осуществл етс  следующим образом.

Дл  чтени  содержимого узла 60 по адресу (Абаз+1), поступающему на вход 10 блока 6 (фиг.4) в счетчик 58 записываетс  с шин 8 данных магистрали 9 через узел 61 младший байт адреса . После этого по адресу (Абаз+2) в устройство выдаетс  старший байт адреса и, наконец, по адресу (Абаз+ф) производитс  прием информации из устройства через группу D-выходов узла 60, шину 11 блока 1, порти В и А уз- ла 61 на шины 8 данных магистрали 9 (фиГ.1), с которой данные могут по40

45

50

JQ

5

0

5

Q

0

5

0

ступать в систему высшего уровн  (фиг.12),

. При записи информации в узел 60 пам ти (фиг.2) по адресу (Абаз+1) в устройство вьщаетс  младший байт адреса с шин 8 данных магистрали 9 (фиг.1). Далее аналогично по адресу (Абаз+2) в устройство выдаетс  старший байт адреса, после чего по адресу (Абаз+) в устройство поступает информаци  дл  записи в узел 60 (фиг. 2).

При обмене массивами данных указанным образом определ етс  только начальный адрес  чейки узла 60 пам ти . Приращение же адреса в процессе передачи (приема) массива данных осуществл етс  по сигналам с выхода 94.1 триггера 88 (фиг.6, блок 6) блока 26. Это позвол ет освободить процессор (систему) верхнего уровн  управлени  от формировани  адресов всех  чеек массива обмена и тем самым повысить его полезную нагрузку дл  решени  задач , не св занных с обменом.

Дл  управлени  элементами И 81 - 83 блока 7 прерываний (фиг. 5) используетс  информаци , поступающа  с шин 48 данных магистрали 9 (фиг.1). При этом используетс  значение сигналов разр дов в соответствии со следующей табл.5.

Узел 60 пам ти (фиг.2) условно подраздел етс  на несколько зон, содержащих помимо программ, реализуемых устройством, специальную управл ющую информацию.

Распределение указанной информации по зонам узла 60 может быть, например , следующим:

а)зона конфигурации вычислительной сети, включающа  список собственных адресов устройств, аналогичных данному, которые подключаютс  к локальной вычислительной сети;

б)байт состо ни  канала, содержащий информацию о коде выполн емой сетевой функции (биты D0-D3), признак зан тости канала (D4), признак того, что канал не отвечает (D5), признак изменени  конфигурации (D6), признак- невыполнени  сетевых функций (D7).

Разр ды D0-D3 определ ют код сетевой функции и устанавливаютс  системой высшего уровн  через магистраль 9 (фиг. 1). Разр д D4 определ ет наличие непрерывной информации в канале св зи. Установка разр да D4 осуществл етс  на основе анализа .содержимого счетчика 100 блока 28 (фиг.8). Установка разр да D5 в единицу производитс , если после опроса устройством других станций, вход щих в сеть, ни от одной из них не был получен ответ. Установка разр да D6 в единицу производитс , в отличие от разр да D5, если не все, а только некоторые, стан- ции не выдали ответ. Установка в нулевое состо ние разр дов D4-D6 осуществл етс  по коду, принимаемому от системы высшего уровн  через магист- раль 9. Установка (сброс) разр да D7 осуществл етс  системой высшего уровн  после записи информации о конфигурации сети в узел 60 (фиг,2) (самим устройством при переходе на выполне- ние рабочей программы);

в) байт состо ни  передачи, содержащий информацию о коде выполн емой функции (биты D0-D3), признак не- I ответа канала св зи (D4), признак зан тости канала св зи (D5), признак сбо  в канале (D6), признак невыполнени  функции (D7). Разр ды D0-D3 ис- : пользуютс  ДЛЯ задани  функции За- i пись (код 1000), остальные коды не I задействованы. Установка кода функции I осуществл етс  с магистрали 9. Уста- I новка в единицу (нуль) разр да D4 осу I ществл етс  устройством в случае от- : сутстви  ответа от адресуемой станции , после трехкратного повторени  обращени  к ней (системой высшего : уровн  через магистраль 9). Разр д ;D5 устанавливаетс  устройством в слу- :чае зан тости буфера приема у абонен . Сброс D5 производитс  через маги- страль D9. Разр д D6 устанавливаетс  устройством при получении от адресуемой станции признака зан тости буфера приема. Сброс D6 осуществл етс  через магистраль D 9. Разр д D7 устанавливаетс  через магистраль D9 после записи массива данных в буфере передачи узла 60 (фиг. 2). Сброс D7 осуществл етс  после выполнени  функции Запись, При этом в зависимости от результата выполнени  функции Запись разр д D7 может быть сброшен, а разр ды () не установлены (если функци  Запись выполнена правильно в противном случае разр д D7 сброшен а установлен в единичное состо ние один из разр дов D4-D6 в зависимости от причины невыполнени  функции Запись }

Q с

5

0

г)байт состо ни  приема, содержащий информацию о коде выполн емой функции (биты ) и признак завершени  приема информации из канала св зи (бит D7). Остальные биты не используютс . Функци  Запись имеет код 1000. Разр д D7 устанавливаетс  устройством после приема сообщени 

из канала св зи. Сброс бита D7 осуществл етс  со стороны магистрали 9 после освобождени  приемного буфера;

д)байт состо ни  завершени  приема , содержащий информацию о признаке молчани  канала (бит D0), признаке неправильного приема (D1) и признаке приема информации в дополнительный буфер (D2). Биты D3-D7 не используютс . Установка битов D0-D2 осуществл етс  при выполнении устройством подпрограммы приема;

е)признак ведущей станции устанавливаетс  устройством после того, как оно принимает на себ  функции ведущего . При этом установленному (сброшенному ) признаку соответствует код FFH (00И);

ж)зона рабочих  чеек пам ти используетс  устройством дл  выполнени  основных функций, определени  статуса ведущего и других операций;

з)собственный адрес элемента записываетс  устройством в узел 60 (фиг.2) в начале выполнени  программы в соответствии с кодом, генерируемым узлом 74 (фиг.4);

и) признак готовности по передаче (код FFH) формируетс  устройством после выполнени  функции Запись. Если маска прерывани  не установлена, то программно выз| шаетс  формирование запроса прерывани ;

к) признак готовности по приему (код FFH) формируетс  устройством после завершени  приема;

л) буфер сообщени  дл  передачи в канал св зи, используемый дл  записи в узел 60 (фиг.2) со стороны магистрали 9 сообщени , предназначенного дл  передачи в другую станцию. В буфер писываетс  адрес станции назначени , длина сообщени  и текст сообщени ;

м) основной и дополнительный буферы приема из канала св зи, предназначенный дл  приема сообщени  от других станций.

При обмене данными между локальными станци ми (фиг.12) в системе реализуетс  интерфейс ИРМ, Вит-последонательный обмен данными по лини м св зи. При этом передача сообщений между локальными станци ми осуществл етс  посредством ограниченного набора байтов, пор док следовани  которых устанавливаетс  форматом сообщени . Интерфейсом ИРМ устанавливаетс  два типа форматов сообщений, известных дл  протокола HDLC, как форма- ты 1 и 2. В целом алгоритм организации обмена данными между устройством и другими элементами вычислительной сети определ етс  программой, котора  хранитс  в блоке 3 пам ти (фиг.1). При этом характеристики алгоритма обмена , определ емые протоколом обмена форматами сообщений, способами формировани  служебной информации (синхро- байтов, контрольных битов и т.д.) и другими атрибутами могут варьировать- с  программно без изменени  структуры технических средств устройства.

Устройство может выполн ть несколько сетевых функций, код которых задаетс  в формате сообщений байтом, содержащим информацию о виде сообщени  (бит 0, вызов-ответ), признаке зан тости локальной станции (бит 1), типе формата сообщени  (бит 2, форматы 1/2), признаке повторени  передачи (бит 3, принимает значение 1 при по вторных посыпках), коде сетевой функции (биты 4 - 7).

Коды сетевых функций могут задаватьс  табл. 6.

Остальные 28 кодов (из 32 возможных ) функций  вл ютс  резервными и в рассматриваемом примере не исполь- зуютс .

Обмен сообщени ми между локальными станци ми в сети организован в виде циклов, под которыми понимаетс  процедура передачи в канал св зи од- ного сообщени . Несколько взаимосв занных циклов образуют процесс передачи , который организуетс  по асинхронному принципу, поэтому на посылаемые в канал св зи вызовы устройство должно получать ответы.

В соответствии с интерфейсом ИРМ локальной станцией могут выполн тьс  следующие функции, которые определ ют ее место на соответствую щем уровне передачи управлени  в сети: прием - ответ; централизованное управление.

,

jg , 20 25 „ . Q

-дг 50

55

При выполнении соответствующей функции локальна  станци  считаетс  активной относительно этой функции. В зависимости от функции, выполн емой устройстом в данный момент времени, различают следующие три типа состо ний локальных станций: управл ема  подсистема; инициативна  управл юща  подсистема; ведуща  подсистема .

Переходы между состо ни ми локальных станций осуществл ютс  в соответствии с прин тым алгоритмом обмена данными в сети.

В состо нии управл ема  подсистема осуществл етс  прием адресованных устройству сообщений и формирование ответных сообщений в соответствии с кодом реализуемой сетевой функции.

В состо нии инициативна  управл юща  подсистема устройство может принимать управление обменом по каналу св зи, формировать и передавать сообщени , принимать и анализировать ответные сообщени , а также возвращать управление по окончании процесса пе редачи. .

В состо нии Ведуща  подсистема устройство осуществл ет координацию работы всех устройств, подключенных к каналу св зи (фиг.12). При этом ведущее устройство может осуществл ть передачу управлени  другому устройству и контролировать работу активного управл ющего устройства. В соответствии с прин тым алгоритмом обмена в каждый момент времени в сети может быть только одно ведущее устройство.

Координаци  взаимодействи  локальных станций сети осуществл етс  ведущим устройством сети путем выполнени  функций передачи и возврата управлени  следующим образом.

При передаче управлени  ведущее устройство назначает одно из других устройств, вход щих в сеть, активной управл ющей подсистемой дл  передачи сообщени . Дл  этого ведущее устройство направл ет выбранной управл ющей локальной станции сообщение формата 1 с кодом функции КФ6 (передача управлени  каналом).

После приема сообщени  с кодом функции КФ6 управл юща  станци  ста новитс  активной и может выполн ть один цикл обмена в одном процессе передачи. По окончании процесса передачи активна  управл юща  станци  выполн ет функцию возврата управлени , дл  чего она направл ет ведущему устройству сообщение с кодом функции КФ7 (возврат управлени  каналом), при чем передача управлени  может осуществл тьс  только по инициативе ведущего устройства. Причем последовательность процедур управлени  каналом св зи при передаче управлени  по инициативе ведущего устройства мо- : жет определ тьс  только этим устройством .

Процедура передачи данных осуще- :ствл етс  при выполнении сетевой функ Iции с кодом КФ2 (Запись), При этом i ведущее устройство или активна  уп- Iравл юща  подсистема формирует посыл- :ку в канал св зи сообщени  с кодом ;функции КФ2, которое адресуетс  дл  ;приема конкретной управл емой станци- ;ей. После вьщачи сообщени  активна  :управл юща  станци  осуществл ет про- граммный отсчет контрольного интер- :вала времени в ожидании ответного со:общени .

; Все устройства, подключенные к ка iналу св зи (фиг.12), осуществл ют при iем посылаемого сообщени . Адресуемое устройство производит опознание соб- |ственного адреса в сообщении и выдает В канал св зи сообщение с кодом функ- ;ции КФ18 (подтверждение приема сооб- ;щени ).

При отсутствии ответа в течение контрольного интервала времени активна  управл юща  станци  осуществл ет : трехкратную повторную передачу того |же сообщени . В случае отсутстви  от- |вета на трехкратную повторную переда|чу адресуемое устройство считаетс  отказавшим.

Во врем  обмена с адресуемым устройством ведущее устройство выполн ет функцию пассивного приема сообще-

НИИ.

Основными режимами работы устройства  вл ютс  режимы: начального запуска; передача - прием данных.

Режим начального запуска осуществл ют следующим образом.

В.этом режиме устройство переходит при поступлении сигнала установки с шины 46 магистрали 9 (фиг,Т) от системы высшего уровн  управлени .

При поступлении сигнала с входа 4 генератор 4 вырабатывает сигнал на- чальной установки на выходе 99.3 (фиг.7), который поступает на вход

-

5 0 5

О

ж

.

5

0

55

сброса микропроцессора 96. После этого последний переходит к реализации программы начального запуска.

В процессе выполнени  программы начального запуска в узле 60 (фиг.2) происходит очистка списка адресов локальных станций, байтов состо ни , сброс байтов готовности и установка признака готовности устройства к выполнению рабочей программы.

К выполнению рабочей программы устройство переходит после приема в узел 60 (фиг.2) таблицы конфигурации сети в виде списка адресов подключенных локальных станций от системы верхнего уровн .

Признаком окончани  занесени  таб лицы конфигурации в узел 60  вл етс  установка соответствующего признака в байте состо ни .

В процессе начального запуска про- .изводитс  начальна  установка счетчика 100 0лока 28 (фиг.8) либо цирку- л рно всех устройств, подключенных к сети, по сигналу с входа 52 (фиг.1 и 8), либо сигналом с выхода 121.2 дешифратора 119 (фиг.10), который поступает на вход 108.2 блока 28 задани  функции ведущего (фиг.8). В последнем случае управление дешифратором 119 (фиг.10) осуществл етс  кодом, с группы 34 адресных выходов блока 27 (фиг. 1) который через шину 14 адреса поступает на группу 57 входов блока 30 (фиг.10).

Далее устройство переходит к реализации алгоритма, изображенного на фиг. 13.. .

Поскольку каждому устройству, вход щему в сеть, задаетс  собственный код времени ожидани  перехода в режим ведущего устройства, то при отсутствии информации в канале св зи .(единичном сигнале на входе 52) по истечении интервала ожидани  С. (i - номер -устройства в сети) по витс  сигнал на выходе 107 счетчика 100. По.этому сигналу устанавливаетс  в нулевое состо ние триггер 101 блока 28 (фиг.8), преща  через элемент И 104 тем самым приращение содержимого счетчика 100, а также по сигналу с входа 56 (фиг.10) триггер 117, блока 30 устанавливаетс  в единичное состо ние, формиру  через элемент ИЛИ 120 на выходе 54 сигнал запроса прерывани , на соответствующий вход микропроцессора 96 (фиг.7). Микропроцессор при этом осуществл ет

переход в программу ведущего устройства .

Кроме того, сигнал с выхода 54 блка 30 (фиг.10) поступает на нулевой вход триггера 79, который устанавливаетс  в нулевое состо ние, и сигналом с одноименного выхода через элемент И 84 (фиг. 5) может сформироват сигнал прерывани  на выходе 24 дл  устройства высшего уровн  управлени  при неустановленной маске прерывани  на триггере 78 блока 7,

Аналогично переход в состо ние ведущего устройства осуществл етс  при отсутствии информации в канале св зи по причине отказа ведущего в данный момент устройства. Этим обеспечиваетс  повышение отказоустойчивости и живучести устройства, а также расшире-

ние области ее применени . I

При выполнении программы ведущего

устройства организуетс  передача управлени  с функций КФ6 каждой локальной станции, вход щей в список, хра- н щийс  в узле 60 (фиг.2), и контролируетс  информаци  из канала св зи с функцией возврата управлени  (КФ7)

Если в канале св зи информации отсутствует , т.е. ни одна из локальных станций сети не отвечает на передачу управлени , ведущее устройство снимает с себ  функции ведущего и переходит в программу анализа состо ни  канала св зи аналогично описанному выше. При этом программа анализа состо ни  канала св зи выполн етс  до тех пор, пока в канале не по витс  . информаци , либо не истечет интервал времени ожидани  перехода к функции ведущего.

Если в канале св зи присутствует информации с кодом функции передачи управлени , устройство формирует в ответ код функции возврата управле- ни  и переходит на выполнение программы инициативного управл ющего устройства или управл емого устройства .

Режим приема-передачи данных осуществл ют следующим образом.

Перед передачей данных в канал св зи осуществл етс  проверка готовности устройства к передаче. При этом устройство считаетс  готовым к передаче , если в байте состо ни  передачи в узле 60 (фиг, 2) разр д , а признак готовности по передаче установлен в нулевое состо ние.

, «

c 0

5

о Q

с

0

Если передача данных в канал св зи осуществл етс  с магистрали 9 (фиг.1), в узел 60 записываютс  адрес абонента назначени , длина сообщени  и его текст. После этого в байт состо ни  передачи записываетс  код, который  вл етс  признаком задани  устройству выполнени  функции Запись. Устройство начинает передачу сообщени  в канал св зи после приема из него сообщени  с кодом функции передачи управлени .

После передачи сообщени  -в канал св зи устройство переходит в режим ожидани  ответа. При отсутствии ответа от абонента осуществл етс  повторна  передача сообщени  с последующим переходом в режим ожидани  ответа . Повтор передачи может быть повторен трехкратно.

Если в режиме ожидани  принимаетс  информаци  с кодом функции КФ18 (подтверждение приема), устройство осуществл ет сброс бита D7 в байте состо ни  передачи.

Окончание процедуры передачи сообщени  в канал св зи характеризуетс  установкой признака готовности по пе- , редаче и формированием сигнала запроса прерывани  при сн той маске на выходе 24 блока 7 (фиг.5).

В локальной вычислительной сети только одно устройство может быть ведущим и осуществл ть управление каналом св зи. Все остальные устройства, включенные в сеть,  вл ютс  пассивными и активизируютс  после передачи им управлени .

При отказе ведущего устройства функции ведущего может вз ть на себ  одно из описанных других устройств.

Любое устройство, вход щее в сеть, осуществл ет анализ информации, циркулирующей в канале св зи с целью обнаружени  адрессованного ему сообщени . После выбора адресованного сообщени  устройство контролирует правильность приема сообщени  и кода функции. При неправильном приеме информации устройство переходит к выполнению программы анализа состо ни  канала св зи.

Если же информаци  прин та правильно и получено сообщение с кодом функции Запись, устройство производит анализ зан тости буфера приема из канала св зи. Если буфер свободен, устройство осуществл ет передачу в

канал ответного сообщени  с кодом функции КФ18, устанавливаетс  признак готовности по приему и формируетс  сигнал запроса прерывани  блоком 7 (фиг.5). После выполнени  этих операций устройство переходит к програм- м1е анализа состо ни  канала св зи.

Если буфер приема из канала св зи , устройство передает в канал ответное сообщение - код функ- КФ18 с признаком зан тости и пере хЬдит к программе анализа состо ни  к анала св зи.

Взаимодействие блоков устройства В: процессе функционировани  происхо- д|ит следующим образом. I По сигналу начальной установки с фны 46 магистрали 9 (фиг.О генера Tlop 4 на выходе 99.3 вырабатывает сиг сброса на вход (R) микропроцессо- jja 96 (фиг.7), который переходит в исходное состо ние, и пбсле сн ти  с игнала с входа 46 (фиг.1) начинает выполнение программы с адреса rta выходе 34 блока 27 (фиг.7). : Микропроцессор 96 (фиг.7) и блок 2 (|фиг. 3) функционируют в соответствии 4 известными временными диаграммами, Приведенными на фиг.14. При обращении k устройству со стороны магистрали 9 (фиг. 1) по адресу, заданному на группе 10 входов блока 6 (фиг.4), возбуж- 4аетс  выход 40 дешифратора 72 бло- ka 6. Этот сигнал поступает на вход 4 0лока 29 (фиг. 9) и открывает элемен- 1гы И ПО и 111.

Кроме того, с группы 25 входов Рлока 29 поступает на входы 116.1 рли 116.2 один из интерфейсных управл ющих сигналов Вьщача или Прием соответственно, который через соответствующий элемент И 110 или 111, элемент ИЛИ 113 поступает на выход 41 блока 29 (фиг.9).

Далее сигнал с выхода 41 поступает на TR-вход (захват) микропроцессора 96 (фиг. 7) и вызывает переход последнего в состо ние захвата, в котором микропроцессор отключаетс  от внутренней шины данных и управл ющих сигналов. В результате этого формируетс  сигнал подтверждени  захвата на выходе 98.3 микропроцессора 96, который с выхода 36 блока 27 (фиг.7) поступает на входы блоков 29,30,6 и 1 (фиг.1).

Сигналом с входа 36 блока 1 (фиг.2), который поступает на вход

. Q

0

5

0

(CS) узла 62, разрешаетс  подклю 1ение выходов счетчиков 58 и 59 к группе В выходов узла 62 дл  передачи адреса обращени  к узлу 6D.

Кроме того, сигналом с входа 36 блока 30 (фиг.10) разрешаетс  работа дешифратора 119. Этот же сигнал с входа блока 29 (фиг.9) совместно с выходным сигналом Захват с выхода элемента ИЖ 113 приводит к срабатыванию элемента И 112.

На выходе 114.1 элемента И 112 формируетс  сигнал Ответ, который с выхода 45 группы 43 выходов блока 29 (фиг.9) поступает на соответствующую шину магистрали 9 (фиг.1), а также на вход 66. 1 узла 61, подключа  тем самым шину 8 данных магистрали 9 через узел 61 к внутренней шине 11 (13) данных системы.

Если с магистрали 9 на вход 116.1 блока 29 (фиг.9) подаетс  нулевой сигнал , триггер 109 устанавливаетс  в единичное состо ние и сигнал с его единичного выхода 114.2 поступает на вход 66.2 узла 61 (фиг.2) и обеспечивает передачу информации из порта В в порт А.

Управл ющие сигналы Выдача или Прием с выходов 115.1 и 115.2 элементов И 110 или 111 соответственно поступают через группу 42 выходов блока 29 (фиг. 9) на входы блока 6 (фиг.4) и управл ют ра-ботой дешифратора 73 (фиг. 4).

Сигнал Вьщача с выхода 115.1 элемента И 110 поступает на вход 44 элемента И 90 блока 26 (фиг.6), который срабатывает при нулевом состо нии триггера 88. При записи-чтении узла 60 (фиг.2) со стороны магистрали 9 (фиг.1) сигнал низкого уровн  формируетс  на одном из выходов (0.0 или 1.0) дешифратора 73 в зависимости от поступившего сигнала с входа 76.1 или 76.2.

Поэтому сигналом с выхода 39 блока 6 (фиг.4) снимаетс  потенциальный сигнал низкого уровн  с единичного , входа триггера 88 блока 26 (фиг.6). По переднему фронту импульса с входа 37 блока 26 триггер 88 устанавливаетс  в нулевое состо ние. При этом сигнал низкого уровн  с выхода 94.2 элемента И 89 преобразуетв  в сигнал выборки узла 60, поступающий на вход 65.1 блока 2 (фиг.2), а сигнал высокого уровн  с нулевого выхода триг

гера 88 в совокупности с сигналом . Вьщача с входа 44 поступает на вхо 65.2 управлени  записью в узел 60 (фиг.2).

После воспри ти  сигнала Ответ с шины 25 магистрали 9 (фиг.1) система внешнего уровн  снимает управл ю- щий сигнал, что приводит к сн тию синала Захват с выхода 41 блока 29 (фиг.9).

Claims (3)

1. Дешифратором 73 выходы 0.0 или 1. устанавливаютс  в единичное состо ние , поэтому сигналом с выхода 39 блока 6 (фиг.4) триггер 88 блока 26 (фиг.6) устанавливаетс  в единичное состо ние и на его единичном выходе формируетс  положительный фронт им- пульса дл  увеличени  содержимого счетчика 58 блока 1 (фиг.2) по входу 65.3. Формула изобретени 

   1. Устройство дл  сопр жени  абонентов с каналом св зи, содержащее блок св зи с магистралью, системный блок управлени , блок пам ти, генератор тактовых импульсов, блок ввода- вывода, дешифратор управлени , блок прерьшани , причем перва  группа информационных входов-выходов блока СВ.ЯЗИ с магистралью образует группу входов-выходов устройства дл  подключени  к группе информационных входов- выходов абонента, группа информационных входов дешифратора управлени  образует группу входов устройства дл  подключени  к первой группе адресных выходов абонента, группы адресных и информационных входов блока прерывани  образуют группы -входов устройства дл  подключени  соответственно к второй группе адресньк выходов и к группе информационных выходов бо нента, установочный вход генератора тактовых импульсов соединен с ус- тановочным входом блока прерывани  и  вл етс  входом устройства дл  подключени  к выходу начальной установки абонента, перва  группа информационных входов-вьпсодов блока ввода- вывода образует группу входов-выходов устройства дл  подключени  к группе информационных и управл ющих входов- выходов канала св зи, при этом втора  группа информационных входов-выходов блока св зи с магистралью соединена с первой группой входов логического услови  системного блока управлени , с группой информационных входов-выхо

   ts

   20

   5

   JQ

   0

   5

   0

   0

   5

   дов блока пам ти, с второй группой информационных входов-выходов блока ввода-вывода, группа информационных входов которого соединена с группой адресных входов блока пам ти и с третьей группой информационных входов- выходов блока св зи с магистралью, группа тактовых входов которого соединена с группой выходов дешифратора управлени , первый синхровыход генератора тактовых импульсов соединен с синхровходом системного блока управлени , причем разрешающий вход и выход запроса прерывани  блока прерывани   вл ютс  входом и выходом устройства дл  подключени  соответственно к выходу Выдача и к входу запроса прерывани  абонента, о т л и - . чающеес  тем, что, с целью повышени  надежности за счет оперативного перераспределени  функции ведущего устройства, в него введены блок управлени  вводом-выводом, опе- рационньЕЙ блок, блок задани  функции ведущего, блок анализа состо ни  канала , блок синхронизации св зи, при этом rpyrtna разрешающих входов блока синхронизации св зи образует группу входов устройства дл  подключени  к выходам Выдача и Прием абонента, младший разр д первой группы тактовых выходов блока синхронизации св зи  вл етс  выходом устройства дл  подключени  к входу Ответ абонента, тактовый вход блока задани  функции ведущего соединен с первь1м установочным входом блока анализа состо ни  канала и  вл етс - входом устройства дл  подключени  к выходу наличи  информации канала св зи, при этом группа адресных выходов операционного блока соединена с третьей группой информационных входов-выходов блока св зи с магистралью и с группой информационных входов блока анализа состо ни  канала, группа информационных выходов которого соединена с группой тактовых входов блока задани  функции ведущего, группа информационных выходов которого соединена с второй группой информационных входов- шыходов блока св зи с магистралью, перва  группа управл ющих входов которого соединена с первой группой тактовых выходов блока синхронизации св зи, разрешающий вход которого соединен с первым выходом дешифратора управлени , группа управл ющих вхо

   дов которого соединена с второй I pyn- пой тактовых выходов блока синхрони- з&ции св зи, синхровход которого соединен с разрешающим входом блока анализа состо ни  канала, со стробирую- пфм входом блока св зи с магистралью, с управл ющим входом дешифратора уп- р&влени  и с выходом управлени  св -.- з|ью операционного блока, синхровыход которого соединен с синхровходом ге- |Н2ратора тактовых импульсов, второй ;:а нхровыход которого соединен с син- хэовходом блока управлени  вводом-выводом и с разрешающим входом блока задани  функции ведущего, выход переполнени  которого соединен с вторым установочным входом блока анализа состо ни  канала, выход запроса пре- Рзшани  которого соединен с входом запроса прерывани  блока прерывани  -и с входом запроса прерывани  операционного блока, группа управл ющих Взгходов которого соединен с группой управл ющих входов системного блока управлени , втора  группа входов-вь5хо дрв логического услови  которого со- д нинена с группой, информационных вkoдoв-выxoдoв операционного блока, гЬуппа управл ющих входов к вход запроса захвата .которого соединены соответственно с группой синхровыходов г|енератора тактовых импульсов и с так Т|Овым выходом блока синхронизации с|в зи, второй выход дешифратора уп- р авлени  соединен с установочным вход;ом блока управлени  вводом-выводом, первый и второй входы логического УСЛОВИЯ которого соединены соответст- йе.нно с младшими разр дами второй г руппы тактовых выходов блока синхрон|изации св зи и группы адресных выходов операционного блока, группа входов чтени -записи блока ввода-вывода соединена с первой группой выходов чтени -записи системного блока управлени  , втора  группа выходов чтени - записи которого соединена с группой входов управлени  чтением-записью блока управлени  вводом-выводом, группа выходов и выход которого соединены соответственно с второй группой управл ющих входов блока св зи с магист- рапью и синхровходом блока пам ти,

   2. Устройство по п. 1, о т л и - чающеес  тем, что блок управЛенин вводом-выводом содержит триггер и п ть элементов И, причем единичный вход, синхровход триггера и пер-
2. 0

   Q 5 5 50 - 0

   вый вход первого элемента И  вл ютс  . соответственно установочным входом, синхровходом и первым входом логического услови  блока, первый вход второго элемента И соединен с первым входом третьего элемента И и  вл етс  вторым входом логического услови  блока, первый вход и второй вход четвертого .элемента И, соединенный с вторым входом третьего элемента И, образуют группу входов управлени  чтением-записью блока, единичный выход триггера, соединенный с первым входом п того элемента И, выходы п того и первого элемента И образуют группу выходов блока, выход третьего элемента И  вл етс  выходом блока, при этом в блоке управлени  вводом- выводом выход четвертого элемента И соединен с вторьм входом второго элемента И, выход которого соединен с вторым входом п того элемента И, второй вход первого элемента И соединен с нулевым выходом триггера, информационный вход которого подключен к шине нулевого потенциала устройства.

   3. Устройство по п. 1, отличающеес  тем, что блок задани  функции ведущего содержит генератор констант интервала опроса, счетчик , шинный формирователь, триггер, . . элемент И, элемент ИЛИ, причем управл ющий вход шинного формировател  и единичный вход триггера, соединен- ; ный с первым входом элемента ИЛИ, образуют группу тактовых входов блока,- первый вход элемента И и второй вход элемента ИЛИ  вл ютс  соответственно разрешающим и тактовым входами блока, группа информационных выходов шинного формировател  образует группу информационных выходов блока, вьпсод переполнени  счетчика соединен с нулевым входом триггера и  вл етс  выходом пе,- реполнени  блока, при этом в блоке задани  функции ведущего группа выходов генератора констант интервала опроса соединена с группой информационных вхог дов счетчика, группа выходов которого соединена с группой информационных входов шинного формировател , выход элемента ИЛИ соединен с синхровходом счетчика, счетный вход которого соединен с выходом элемента И, второй вход которого соединен с выходом триггера ,
3. А. Устройство по п. 1, о т л и - чающеес  тем, что блоканали3 143253732

   за состо ни  канала содержит дешифра-Таблица2

   тор, два триггера, элемент ИЛИ, при-т

   чем единичные входы первого и второгоРазр ды адреса Содержание

   триггеров  вл ютс  соответственно

   вым и вторым установочными входами

   блока, управл ющий вход и группа ин-А7 j А2 Базовый адрес системы

   формационных входов дешифратора об-(Абаз)

   разуют соответственно разрешающийА1 - А0 Адрес внутренних элевход и группу информационных входов JOментов (регистров)

   блока, первый, второй выходы дешифра-системы

   тора образуют группу информационных

   выходов блока, выход .элемента ИЛИ  вл етс  выходом запроса прерьюани 

   блока, при этом в блоке диализа сое- f5ТаблицаЗ

   то ни  канала третий и четвертый вы-|

   ходы дешифратора соединены соответ-Г

   ственно с нулевыми входами первого и

   второго триггеров, выходы которыхРазр ды адреса Выходы дешифратора 119

   соединены соответственно с первым и 20 входа 57

   вторым входами элемента ШШ.j | I 1

   Таблица А15 1-й | 2-й I 3-й 4-й

   входов

   66.2

   Направление передачи узла 61

   1 Из порта В в порт А 0 0 Из порта А в порт В

   Разр ды адреса с магистрали 9

   Управл ющие сигналы

   А1

   А0

   Прием (вход 76; 2)

   0

   0

   0 0

   9 0

   0

   0

   5

   0

   0

   0 1

   1

   0 1

   0 1

   0 1

   1 1

   1

   И

   1 1

   1

   1 0

   1 1 1

   0

   Таблица4

   Режим работы эле- ментов

   Выдача

   (вход

   76.1)

   Запись информации в узел 60 (фиг,2) Запись информации в счетчик 58 адреса (старший байт адреса ) (фиг.2) Запись информации в счетчик адреса 59 (младший байт) Сброс прерывани . Установка в единицу триггера 78 маски (фиг.5)

   Чтение информации из узла 60 (фиг.2)

   33143253734

   ТаблицаЗ Разр дЗначение разр да

   1 I

   D0 Действие не Установка маски за- выполн етс  проса прерывани 

   триггером 78 (фиг.5)

   D1 То же Сброс маски запроса прерывани  на триггере 78 (фиг.5).

   D2 Сброс триггера 79 запроса прерывани  (фиг.5)

   Таблицаб

   ии Код функцииСодержание сете-j ,г--чj--Vj-- вой функции

   .IiIidldLLi.

   1 X X X 0 0 0 1 Запись

   1 X X X 0 10 1 Передача управлени  каналом

   I

   1 X X X 1 1 0 Возврат управлени  каналом

   0 X X X 0 0 0 1 Подтверл;цение

   приема сообщени 

   римечание. Х- безразличное состо ние.

   ФиеЛ

   Фи&.2

   Фие.з

   Фиг. 6

   Фаз. 7

   0lft.e

   Фи,&,Э

   .Ю

   Фиг.11

   Станци  2

   Ястройстбо дл  сопр жени 

   Средства св зи.

   j L.J Т

   Канал св зи.

   ч

   Вход

   Задание 6ji. 103 Ьрв.мени ожиданий перевода 6 редким бедущего

   (Программа Sedof b/u J

   HIT

   Лро&рам/ а В e до моео

   Станци  N

   j

   Iwraiucca а аж нщкщ в л ей ттв  Л

   Т

   Фие.12

   Стр /к/пура локальной 8ы исли/п&лбти сети

   Уменьшение содержимого счет( Времени

   npoapaf Ma 6edyu4eso

   Фив. 13

   32

   9BM (SYA/)

   99. f ()

   )

   98.1

   (VIR

   Y

   ,ilОсновной ffOfiQHdHutt/ цим МП

   мнп

   Pi/S. /

   шины