SU1689993A1 - Устройство выборки-хранени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении устройств аналого-цифрового преобразовани  и дискретно-аналоговой обработки информации . Цель изобретени  - повышение точности и быстродействи  устройства. Цель достигаетс  за счет уменьшени  апертур- ной неопределенности и минимально допустимого времени выборки, снижени  величины переноса зар да, а также благодар  по влению шумов и помех. Врем  выборки и апертурной задержки определ етс  быстродействием ключевых устройств, в частности временем включени  (и выключени ) источников тока. Величина апертурной неопределенности устран етс  за счет того, что сигналы шин управлени  подаютс  в точки схемы, напр жение и ток которых не завис т от напр жени  входного сигнала. 1 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении устройств аналого-цифрового преобразовани  и дискретно-аналоговой обработки информации.

Цель изобретени  - повышение точности и быстродействи  устройства.

На чертеже представлено предлагаемое устройство.

Устройство содержит источники 1 и 2 тока на транзисторах 3 и 4 и резисторах 5 и 6, дифференциальные усилители 7 и 8, каждый из которых выполнен на транзисторах 9, 10 и 11, 12 соответственно; накопительный элемент 13 на конденсаторе, блоки 14 и 15 сдвига уровн  напр жени , блок 16 формировани  управл ющих сигналов, выполненный на транзисторах 17 и 18, резисторе 19, диодах 20 и 21; источники 22 и 23 напр жени  смещени .

Устройство работает следующим образом .

Цикл работы устройства выборки-хранени  состоит из двух фаз - выборки и хранени . В режиме выборки на стробирующем входе Ucip - напр жение низкого логического уровн , транзисторы 17 и 18 закрыты и напр жение на шинах + Uynp и -Uynp определ етс  напр жением соответствующих источников +Ё1 и -Ei напр жени  смещени  и падением напр жени  на открытых змит- терных переходах транзисторов 3 и 4 соответственно . При этом

Uynp Е + 11бэ,

l+Uy

|-UV

(1)

- абсолютгде Uynp I иупр i i - uynp

на  величина напр жений на шинах + Uynp

и -Uynp управлени ;

Ei |+ Ei I- 1-Ei |-абсолютна  величина напр жений источников + Ei и -Ei;

Uea - абсолютна  величина падений напр жени  на открытых эмиттерных переходах транзисторов 3 и 4.

С 00

ч ю ю ы

Транзисторы 3 и 4 открыты и источники 1 и 2 тока вырабатывают равные по величине и противоположные по направлению токи И и h соответственно, причем I И | I- Ы . Ток И поступает в эмиттерные цепи транзисторов 9 и 10, а ток 12 - в эмиттерные цепи транзисторов 11 и 12. Блоки 14 и 15 обеспечивают равенство посто нной составл ющей напр жени  на выходах баз транзисторов 9 и 11 величинам напр жени  источников +Е2 и -Е2 соответственно, Токи И и h разветвл ютс  в эмиттерные цепи транзисторов 9,10 и 11,12 соответственно, причем пропорци  которой дел тс  токи h и г задаетс  напр жением исследуемого сигнала, поступающего с сигнального входа UBX через блоки 14 и 15 на выводы без транзисторов 9 и 11 соответственно. Известно, что в режиме малого сигнала изменение коллекторного тока транзисторов дифференциального усилител  пр мо пропорционально изменению дифференциального напр жени , приложенного между базами транзисторов дифференциального усилител . В отсутствие исследуемого сигнала дифференциальное напр жение равно нулю и коллекторные токи g, ho и In, 112 транзисторов 9, 10, и 11, 12 равны по абсолютной величине и противоположны по направлению

I l9

hMiil-l-h2l. (2)

При отличном от нул  напр жении исследуемого сигнала токов g, ho, In. ha получают приращени  д, Но, In, h2, пропорциональные напр жению исследуемого сигнала U ах.1

19 -111 112 К U

вх,

(3)

гдб К - коэффициент пропорциональности, имеющий смысл крутизны (А/В).

В результате возникает зар дный ток (3 элемента 13 равный сумме с учетом знака коллекторных токов транзисторов .10 и 12

1з Ho + ltt.

(4)

Подставл   (3) в (4) получаем

1а К UBX + Кох 2К UBX. (5)

ТРКИМ образом а предлагаемом устройстве усилители 7 & 8 осуществл ют преобразование напр жени  UBX в пропорциональное значение зар дного тока 3. По отношению к. исследуемому сигналу каждый дифференциальный каскад представл ет собой каскадную схему: общий коллектор - обща  база, что обеспечивает широкую полосу пропускани  и высокую линейность преобразовани  UBX в 1Э.

На элементе 13 происходит-интегрирование зар дного тока Is в соответствии с формулой

ДЦ / b,dt

(6)

где Дис - напр жение на элементе 13; С - емкость накопительного конденсатора 13;

&t- интервал интегрировани .

Подставл   (5) в (6), получаем

АЦ / UBX dt.

С А

(7)

20

Таким образом, напр жение Лис на злементе 13 пропорционально интегралу напр жени  UBX исследуемого сигнала за

Переход от фазы выборки к фазе хранени  происходит следующим образом. На вход Остр, подаетс  напр жение высокого логического уровн , транзисторы 17 и 18 открываютс  и напр жение на шинах +Uynp и -Uynp определ етс  напр жением источников +Ei и -Ei напр жени  смещени  соответственно и падением напр жени  на открытых p-n-переходах диодов 20 и 21 соответственно . При этом

Uynp - EI ид.

(8)

0

где Уд - абсолютна  величина падений напр жени  на открытых p-n-переходах диодов 20,и 21.

Таким образом, диоды 20 и 21 предотвращают насыщение транзисторов 17 и 18 соответственно, фиксиру  напр жени  на выводах их коллекторов. Транзисторы 3 и 4 закрываютс , так как их эмиттерные переходы оказываютс  обратно смещенными. В результате первый вывод элемента 13 оказываетс  подключенным к точке высокого импеданса и на нем сохран етс  напр жение AUc, установившеес  к моменту окончани  фазы выборки.

При близких параметрах транзисторов 17 и 18 нарастание их коллекторных токов при переходе от фазы выборки к фазе хранени  происходит строго одновременно. Также одновременно происходит процесс выключени  источников 1 и 2 тока при близких параметрах транзисторов 3 и 4.

Таким образом, врем  с момента прихода фронта стробирующего импульса на вход Ucrp до полного выключени  зар дного тока

Is посто нно и не зависит от уровн  напр жени  исследуемого сигнала на сигнальном входе UBX. Это устран ет ошибку, вызванную апертурной неопределенностью време- ни переключени  зар дного тока, и позвол ет при использовании в том и другом устройстве транзисторов с одинаковой граничной частотой увеличить точность при одинаковом быстродействии либо увеличить максимально допустимую (при заданной точности) частоту исследуемого сигнала.

Эффективность устройства выражаетс  в повышении точности и быстродействи  за счет устранени  погрешности, вызванной неопределенностью времени переключени  зар дного тока накопительного элемента . Наибольший эффект может дать использование устройства выборки-хранени  в виде гибридной или монолитной интегральной микросхемы. Это позвол ет достичь наименьшего разброса параметров элементов схемы.

Claims (1)

1. Формула изобретени  Устройство выборки-хранени , содержащее первый и второй дифференциальные усилители, первый и второй источники напр жени  смещени , накопительный элемент на конденсаторе, первый и второй источники тока, первые управл ющие входы которых подключены к первой и второй шинам питани  устройства, выходы первого и второго источников тока подключены соответственно к входам питани  первого и второго дифференциальных усилителей, первые выходы которых подключены к шине нулевого потенциала устройства и первому

   выводу конденсатора накопительного элемента , второй вывод которого обьединен с вторыми выходами дифференциальных усилителей и  вл етс  информационным выходом устройства, первые входы первого и

   второго дифференциальных усилителей .подключены соответственно к первому и второму источникам напр жени  смещени , отличающеес  тем, что, с целью повышени  точности и быстродействи , в

   него введены первый и второй блоки сдвига уровн  напр жени , входы которых объединены и  вл ютс  информационным входом устройства, а первые выходы подключены соответственно к вторым входам соответствующих первого и второго дифференциальных усилителей, вторые выходы блоков сдвига уровн  напр жени  объединены и подключены к шине нулевого потенциала устройства, а третьи выходы подключены

   соответственно к первой и второй шинам питани  устройства, входы первого и второго источников тока подключены соответственно к третьей и четвертой шинам питани  устройства, вторые управл ющие входы

   первого и второго источников тока подключены соответственно к первому и второму управл ющим входам устройства и  вл ютс  первым и вторым входами задани  режима устройства.

   19

   %

   L.,

   hH

   0 //

   HI

   /J

   &/ -о //