SU167365A1

SU167365A1 - COUNTER COUNTER IN GREY CODE

Info

Publication number: SU167365A1
Application number: SU817375A
Authority: SU
Inventors: В. Г. Христесашвили С. Манук М. В. Чхеидзе; Г. А. Мачавариани

Description

Известны реверсивные счетчики в коде Гре , содержащие регистр из триггеров со счетным входом, триггер четности и управл ющие схемы совпадени , которые включаютс либо параллельным, либо последовательным способом.Reversible counters in the Gre code are known, containing a register of triggers with a counting input, a parity trigger, and control match schemes that are included in either parallel or sequential manner.

Предложенный счетчик отличаетс от известных тем, что счетный вход каждого триггера регистра соединен с выходом схемы совпадени предыдущего разр да. Один вход схемы совпадени подключен к единичному выходу триггера одноименного разр да; второй- к отводу от выхода предыдущей секции линии сквозного переноса, состо щей из последовательно соединенных и параллельно управл емых от одноименных триггеров регистра вентилей; а третий - к выходу схемы совпадени дл четных входных импульсов, соединенной с единичным выходом триггера четности. Счетный вход триггера первого разр да соединен с выходом схемы совпадени дл нечетных входных импульсов, один вход которой подключен к нулевому выходу триггера четности , счетный вход которого соединен через линию задержки и схему «ИЛИ со входом счетчика и входом реверса. Это позвол ет уменьщить ощибку при считывании информации в процессе счета, стабилизировать нагрузку дл источника входных импульсов и упростить схему при больщом числе разр дов.The proposed counter differs from the known ones in that the counting input of each register trigger is connected to the output of the previous bit matching circuit. One input of the coincidence circuit is connected to the single output of the trigger of the same name bit; the second, to the tap from the exit of the previous section of the line of through transfer, consisting of series-connected and parallel controlled from the valve register triggers of the same name; and the third is to the output of the coincidence circuit for even input pulses connected to the single output of the parity trigger. The counting trigger input of the first bit is connected to the output of the matching circuit for odd input pulses, one input of which is connected to the zero output of the parity trigger, the counting input of which is connected via a delay line and OR to the counter input and the reverse input. This makes it possible to reduce the error when reading information in the counting process, stabilize the load for the source of input pulses and simplify the circuit with a large number of bits.

На чертеже приведена схема описываемого счетчика.The drawing shows a diagram of the described counter.

Триггеры TI-Ti образуют основной регистр счетчика. Триггер четности Го образует с чейками совпадени U и U , собирательной схемой «ИЛИ и линией задержки ЛЗ нулевой разр д или разр д четности. Ячейки L/i-Ui иTI-Ti triggers form the main register of the counter. The parity trigger Go forms with the coincidence cells U and U, the OR collection circuit and the LZ delay line, the zero bit or the parity bit. L / i-Ui cells and

Ui - 3 образуют управл ющие схемы совпадени , предназначенные дл управлени заПИсью кода в основной регистр.Ui - 3 constitute the control match schemes intended to control the code in the main register.

Дл триггеров в схеме прин то: единице соответствует высокий потенциал на левом плече триггера. В начальном положении дл пр мого счета все триггеры счетчика установлены на нуль. В случае обратного счета триггер четности устанавливаетс дополнительным импульсом через чейку «ИЛИ па единицу.For triggers in the following scheme: one corresponds to a high potential on the left shoulder of the trigger. In the initial position for the forward counting, all the meter triggers are set to zero. In the case of a countdown, the parity trigger is set by an additional pulse through the "OR unit" cell.

Разр д четности обеспечивает прохождение всех нечетных входных импульсов только на вход первого разр да счетчика, а всех четных входных импульсов - на управл ющие схемы совпадени .The parity bit ensures that all odd input pulses pass only to the input of the first digit of the counter, and all even input pulses go to control coincidence circuits.

Врем задержки, создаваемое линией задержки ЛЗ, выбираетс несколько больщим по сравнению с длительностью счетных импульсов . Это дает возможность входным импульсам проходить в схему счетчика до начала опрокидывани триггера четности.The delay time created by the delay line LZ is chosen somewhat longer compared with the duration of the counting pulses. This allows the input pulses to pass into the counter circuit before the parity trigger begins to roll over.

падени , сложность системы зависит от разр дности счетчика.The complexity of the system depends on the size of the counter.

В счетчиках же с последовательным включением-схем совпадени интервал времени между моментом прихода счетного импульса и моментом соответствующего переключени в счетчике непосто нен даже дл периодических импульсных последовательностей на входе , -что значительно увеличивает веро тность ошибки при съеме показаний в процессе счета.In meters with sequential switching circuits, the coincidence time interval between the moment of arrival of the counting pulse and the moment of the corresponding switching in the meter is not constant even for periodic pulse sequences at the input, which significantly increases the probability of error when taking readings during the counting process.

В описываемом счетчике структура включени управл ющих схем совпадени последовательно-параллельна .In the described counter, the inclusion structure of the control coincidence circuits is series-parallel.

Ячейки Ui -Ua составл ют линию сквозного переноса, непосредственно же функции управлени выполн ют чейки Uj,-f/4, к которым одновременно подвод тс четные входные сигналы.The cells Ui -Ua make up the end-to-end transfer line, while the control functions are performed by the cells Uj, -f / 4, to which the even-numbered input signals are simultaneously supplied.

Така структура обеспечивает изменение записи в счетчике от каждого счетного импульса сразу же после его поступлени на счетчик, в результате чего уменьщаетс веро тность ощибки при сн тии показаний в процессе счета и стабилизируетс нагрузка дл источника входных импульсов, что снижает требовани к формированию на входе счетчика.This structure provides a change in the record in the counter from each counting pulse immediately after it enters the meter, resulting in a reduced error probability when reading during the counting process and stabilizing the load for the source of input pulses, which reduces the formation requirements at the meter input.

Рассмотренный счетчик обладает идентичной структурой во всех разр дах и отличаетс большой простотой; наличие же цепи сквозного переноса обеспечивает высокое быстродействие .The considered counter has an identical structure in all bits and is distinguished by great simplicity; the presence of a chain of end-to-end transfer ensures high speed.

Приведенные отличи делают полезным применение описанного счетчика в цифровыхThese differences make it useful to use the described counter in digital

системах автоматического регулировани и управлени и в частности в многоканальных аналогодифровых преобразовател х с разверткой каналов по напр жению. systems of automatic control and control, and in particular in multichannel analog-to-digital converters with channel scanning by voltage.

Предмет изобретени Subject invention

Реверсивный счетчик в коде Гре , содержащий регистр из триггеров со счетным входом,A reversible counter in the Gre code, containing a register of triggers with a counting input,

триггер четности и управл ющие схемы совпадени , отличающийс тем, что с целью уменьшени ошибок при считывании информации в процессе счета, стабилизации ц,агр.зки.,.дл источника входных -импульсоб упрощени parity trigger and control coincidence circuits, characterized in that in order to reduce errors in reading information in the counting process, stabilization of q, agr.,., for the source of input signals, impulse simplification

схемы при большом числе разр дов, счетный вход каждого триггера регистра соединен с выходом схемы совпадени предыдущего разр да , один вход которой подключен к единичному выходу триггера одноименного разр да,the circuit with a large number of bits, the counting input of each register trigger is connected to the output of the previous bit's matching circuit, one input of which is connected to the unit output of the trigger of the same name,

второй - к отводу от выхода предыдущей секции линии сквозного переноса, состо щей из последовательно соединенных и параллельно управл емых от одноименных триггеров регистра вентилей, а третий - к выходу схемы совпадени дл четных входных импульсов, соединенной с единичным выходом триггера четности; счетный вход триггера первого разр да соединен с выходом схемы совпадени дл нечетных входных импульсов, один вход которой подключен к нулевому выходу триггера четности, счетный вход которого соединен через линию задержки и схему «ИЛИ со входом счетчика и входом реверса.the second to tap from the output of the previous section of the through transfer line, consisting of serially connected and parallel controlled from the valve register triggers of the same name, and the third to the output of the coincidence circuit for even input pulses connected to the single output of the parity trigger; the counting trigger input of the first bit is connected to the output of the coincidence circuit for odd input pulses, one input of which is connected to the zero output of the parity trigger, the counting input of which is connected through a delay line and the OR circuit to the counter input and reverse input.

Iл1П (ЛIl1P (L

-гП -t-rKl--TlJif-gp -t-rKl - TlJif

IT I л XtIT I l Xt

иг1 1/31 ig1 1/31