SU1672576A1

SU1672576A1 - Адаптивное устройство передачи и приема информации

Info

Publication number: SU1672576A1
Application number: SU894723024A
Authority: SU
Inventors: Михаил Юрьевич Буянин; Сергей Александрович Курицын
Original assignee: Ленинградский Электротехнический Институт Связи Им.Проф.А.М.Бонч-Бруевича
Priority date: 1989-07-19
Filing date: 1989-07-19
Publication date: 1991-08-23

Abstract

Изобретение относитс к электросв зи и позвол ет повысить помехоустойчивость при быстрых изменени х параметров помехи и при наличии искажений в информационном канале св зи за счет того, что адаптируетс предыскажающий фильтр передатчика под реальные услови в канале. Это позвол ет согласовать параметры сигнала с частотными характеристиками линейного тракта. Цель достигаетс тем, что вводитс регулируемый усилитель 2, решающий блок 5, вычитатель 6, блок 7 настройки корректирующего фильтра, блок 8 вычислени импульсной характеристики канала, демультиплексор 9, блок 10 вычислени градиента и блок 12 подстройки предыскажающего фильтра. По алгоритму работы устройства на первом этапе происходит идентификаци импульсного отклика канала, а на втором - непосредственно настройка предыскажающего фильтра 1 через дополнительный канал 11 св зи с помощью вектора градиента, вычисленного в приемнике. 2 з.п. ф-лы, 5 ил.

Description

рым входом дополнительного умножител , 5 торный управл ющий вход второго пере- причем первым векторным входом блока страиваемого фильтра.

23 i т

Фиг. 1

Фиг.З

35

Ed

т

V

Выход

ФиаЬ

35

37

Н36

37

Claims

Формула изобретения

1. Адаптивное устройство передачи и приема информации, содержащее предыскажающий фильтр, информационный канал связи, корректирующий фильтр, дополнительный канал связи, выход информационного канала связи соединен с входом корректирующего фильтра, а вход предыскажающего фильтра является входом адаптивного устройства, отличающееся тем, что, с целью повышения помехоустойчивости при быстрых изменениях параметров помехи и при наличии искажений в информационном канале связи, введены регулируемый усилитель, решающий блок, вычитатель, блок настройки корректирующего фильтра, блок вычисления импульсной характеристики канала, демультиплексор, блок вычисления градиента и блок подстройки предыскажающего фильтра, при этом выход предыскажающего фильтра соединен с входом регулируемого усилителя, выход которого соединен с входом информационного канала связи, выход которого соединен с первым входом блока 5 настройки корректирующего фильтра и первым входом блока вычисления импульсной характеристики канала, выход корректирующего фильтра соединен с входом решающего блока и с первым входом вычитателя, 10 выход решающего блока является выходом адаптивного устройства и соединен с вторым входом вычитателя и входом демультиплексора, первый выход которого соединен с вторым входом блока вычисления импульсной15 характеристики канала, управляющий выход которого соединен с управляющим входом демультиплексора, второй выход которого соединен с первым входом блока вычисления градиента, при этом векторный выход 20 блока вычисления импульсной характеристики канала соединен с первым векторным входом блока вычисления градиента, векторный выход блока настройки корректирующего фильтра соединен с векторным 25 управляющим входом корректирующего фильтра и с вторым векторным входом блока вычисления градиента, выход вычитателя соединен с вторым входом блока настройки корректирующего фильтра и с вторым вхо30 дом блока вычисления градиента, причем векторный выход блока вычисления градиента соединен с входом дополнительного канала связи, векторный выход которого подключен к векторному входу блока под35 стройки предыскажающего фильтра, выход которого соединен с управляющим входом предыскажающего фильтоа.

40 2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок вычисления градиента содержит первый и второй перестраиваемые фильтры, первую линию задержки, л умножителей, η сумматоров, η элементов памяти, 45 вторую линию задержки, дополнительный умножитель, блок памяти, причем первым входом блока вычисления градиента является вход первого перестраиваемого фильтра, выход которого соединен с входом второго 50 перестраиваемого фильтра, выход которого подключен к входу первой линии задержки, выходы которой соединены с первыми входами η умножителей, выходы которых соединены с первыми входами η сумматоров,

55 выходы которых подключены к входам η элементов памяти, выходы которых являются выходом блока вычисления градиента и соединены с вторыми входами η сумматоров, вторым входом блока вычисления градиента ' является вход второй линии задержки, вы9 ход которой соединен с первым входом дополнительного умножителя, выход которого соединен с вторыми входами η умножителей, выход блока памяти соединен с вторым входом дополнительного умножителя, 5 причем первым векторным входом блока вычисления градиента является векторный управляющий вход первого перестраиваемого фильтра, вторым векторным входом блока вычисления градиента является векторный управляющий вход второго перестраиваемого фильтра.

Фиг1

Фиг.З

Выход