SU1660184A1

SU1660184A1 - Device for weighted digital summation of diversity signals

Info

Publication number: SU1660184A1
Application number: SU884494448A
Authority: SU
Inventors: Михаил Георгиевич Головчинский
Original assignee: Одесский Электротехничесий Институт Связи Им.А.С.Попова
Priority date: 1988-10-17
Filing date: 1988-10-17
Publication date: 1991-06-30

Abstract

Изобретение относитс к радиосв зи и может быть использовано в системах разнесенного приема. Цель - повышение помехоустойчивости. Устройство содержит сумматоры 1 и 2, решающий блок 3, блок 4 выделени тактовой последовательности, блок 5 выделени первого отклика, элемент задержки 6, счетчик 7, дешифратор 8 и N каналов 9. Каждый канал 9 содержит дискретный согласованный фильтр 10, информационный вход 11, тактовый вход 12, управл емый запоминающий блок 13, фазируемый регенератор откликов 14, формирователь 15 весовых коэффициентов, элементы задержки 16 и 17, инвертор 18, перемножители 19, 20, переключатель 21, обнаружитель ошибок 22, обнаружитель сосредоточенной помехи 23, ключи 24 - 26, регистры 27 и 28, счетчики 29 и 30 и арифметический делитель 31. При определении наличи в канале сосредоточенной помехи, этот канал отключаетс и не участвует в сложении. 1 з.п.ф-лы, 1 ил.The invention relates to radio and can be used in diversity systems. The goal is to increase noise immunity. The device contains adders 1 and 2, a decision block 3, a clock selection block 4, a first response select block 5, a delay element 6, a counter 7, a decoder 8 and N channels 9. Each channel 9 contains a discrete matched filter 10, information input 11, clock input 12, controlled storage unit 13, phased response regenerator 14, shaper 15 weighting factors, delay elements 16 and 17, inverter 18, multipliers 19, 20, switch 21, error detector 22, lump noise detector 23, keys 24 - 26 registers 27 and 28, counters 29 and 30, and an arithmetic divider 31. When determining whether there is a concentrated interference in the channel, this channel is turned off and does not participate in addition. 1 hp ff, 1 ill.

Description

Изобретение относитс к радиосв зи и может быть использовано з системах разнесенного приема.The invention relates to radio and can be used with diversity systems.

Целью изобретени вл етс повышение помехоустойчивости.The aim of the invention is to improve noise immunity.

На чертеже представлена функциональна схема устройства.The drawing shows the functional diagram of the device.

Устройство содержит первый 1 и второй 2 сумматоры, решающий блок 3, блок 4 выделени тактовой последовательности, блок 5 выделени первого отклика, элемент 6 задержки на врем запаздывани сигналов разных каналов, счетчик 7 тактовых импульсов , дешифратор 8 и N каналов 9. При этом каждый канал содержит дискратный согласованный фильтр 10, информационный вход 11, тактовый вход 12, управл емый запоминающий блок 13, фазируемый регенератор 14 откликов, формирователь 15 весовых коэффициентов, первый 16 и второй 17 элементы задержки, инвертор 18, первый 19 и второй 20 перемножители, переключатель 21, обнаружитель 22 ошибок, обнаружитель 23 сосредоточенной помехи, первый 24, второй 25 и третий 26 ключи, первый 27 и второй 28 регистры, первый 29 и второй 30 счетчики и арифметический делитель 31.The device contains the first 1 and second 2 adders, a decisive block 3, a block 4 for selecting a clock sequence, a block 5 for extracting the first response, a delay element 6 for delaying signals of different channels, a counter for 7 clock pulses, a decoder 8 and N channels 9. Each the channel contains a discrete matched filter 10, information input 11, a clock input 12, a controlled storage unit 13, a phased response regenerator 14, a weight gain generator 15, the first 16 and second 17 delay elements, the inverter 18, the first 19 and volts swarm multipliers 20, switch 21, detector 22, error detector 23 lumped interference, the first 24, second 25 and third key 26, first 27 and second registers 28, 29, first and second counters 30 and 31, arithmetic divider.

Обнаружитель 23 сосредоточенной помехи содержит первый 32 и второй 33 регистры , первый 34 и второй 35 счетчики и дешифратор 36.The detector 23 concentrated interference contains the first 32 and second 33 registers, the first 34 and second 35 counters and the decoder 36.

Устройство работает следующим образом . .The device works as follows. .

Сигнал каждой ветви разнесени поступает на вход 11 дискретного согласованного фильтра 10 своего канала и далее в управл емый запоминающий блок 13, а на вход 12 каждого канала поступают соответствующие тактовые последовательности. При по влении маркерных сигналов фильтры 10 вырабатывают отклики на них, каждый из которых представл ет собой импульс, совпадающий с последним элементом маркерного сигнала. Эти отклики поступают на фазирующий вход регенератора 14 откли- ков, в формирователь 15 весовых коэффициентов , а также на входы блока 5 выделени первого отклика блока 4 и тактовой последовательности лидера,The signal of each branch of the diversity is fed to the input 11 of the discrete matched filter 10 of its channel and then to the controlled storage unit 13, and the corresponding clock sequences are input to the input 12 of each channel. When marker signals appear, the filters 10 generate responses to them, each of which is a pulse that coincides with the last element of the marker signal. These responses arrive at the phasing input of the regenerator 14 of the responses, into the driver of 15 weight coefficients, as well as to the inputs of the selection block 5 of the first response of block 4 and the clock sequence of the leader

Выходные импульсы регенератора 14 откликов, временное положение которых соответствует положению сигнала ветви, управл ют началом записи сигнала в управл емый запоминающий блок 13, поступа на тактовый вход записи этого блока. Счи- тывание сигналов из блоков 13 всех каналов происходит одновременно через заденный интервал гмакс после по влени первого отклика . Это выполн етс с помощью выделител 5 первого отклика и элемента 6 задержки . Величина задержки гмакс выбираетс равной максимальному относительному времени запаздывани между сигналами. Задержанный отклик поступает на вход считывани управл емого запоминающего блока 13 каждого канала, а также на вход сброса счетчика 7 тактов и их импульсов. Считывание сигналов производитс с тактовой частотой лидера, котора выдел етс в блоке 4 выделени тактовой последовательности 4. Одновременно в счетчике 7 производитс подсчет тактов и дешифратор 8 формирует окно. При считывании из запоминающего блока 13 информационной части сигнала на выходе дешифратора 8 присутствует 1, при считывании маркерного сигнала - О.The output pulses of the regenerator 14 of the responses, the temporary position of which corresponds to the position of the branch signal, control the start of recording the signal in the controlled storage unit 13, arriving at the clock input of the recording of this block. The reading of signals from blocks 13 of all channels occurs simultaneously at a predetermined interval gmax after the appearance of the first response. This is accomplished using the first response selector 5 and the delay element 6. The magnitude of the delay gmax is chosen equal to the maximum relative delay time between the signals. The delayed response is fed to the read input of the controlled storage unit 13 of each channel, as well as to the reset input of the counter 7 cycles and their pulses. The signals are read with the leader clock frequency, which is allocated in the block 4 of the clock sequence 4. Simultaneously in the counter 7, the clock is counted and the decoder 8 forms a window. When reading from the storage unit 13 of the information part of the signal at the output of the decoder 8 there is 1, when reading the marker signal - O.

Сигнал окна управл ет переключателем 31 так, то при считывании из запоминающего блока 13 маркерного сигнала на вход первого регистра 27 через элемент 17 задержки и ключ 24 поступает сигнал из формировател 5 весовых коэффициентов, а при считывании информационной части сигнала - из обнаружител 22 ошибок.The window signal controls the switch 31 in this way, when reading the marker signal 13 from the storage unit 13, the input from the first register 27 through the delay element 17 and the key 24 receive a signal from the weight generator 5, and when reading the information part of the signal - from the error detector 22.

Кроме того, сигналом окна на врем считывани маркерной последовательности отключаетс сигнал обнаружител сосредоточенных помех. На выходе ключа 25 в этот период времени присутствует 1.In addition, the concentrated window noise detector signal is turned off by the window signal at the time of reading the marker sequence. At the output of the key 25 in this period of time there is 1.

В формирователе 15 весовых коэффициентов за врем следовани маркерных сигналов образуетс пакет импульсов, число которых не превышает числа маркерных последовательностей . Эти импульсы через переключатель 21, элемент 17 задержки, ключ 24 записываютс в первый регистр (в виде логических единиц) в конце следовани маркерных сигналов. Второй регистр 28 в это врем полностью заполн етс сигналом 1 с выхода ключа 25, что означает отсутствие сосредоточенных помех.In the driver 15 of the weighting factors, a burst of pulses is formed during the course of the succession of the marker signals, the number of which does not exceed the number of marker sequences. These pulses, through switch 21, delay element 17, key 24, are written to the first register (in the form of logical ones) at the end of the succession of the marker signals. The second register 28 at this time is completely filled with signal 1 from the output of the key 25, which means no concentrated interference.

С началом считывани информационного сигнала из запоминающего блока 3 сигнал окно подключает обнаружитель 22 ошибок к второму элементу 17 задержки и обнаружитель 23 сосредоточенных помех к ключу 24 и второму регистру 28.From the beginning of the reading of the information signal from the storage unit 3, the window connects the error detector 22 to the second delay element 17 and the concentrated noise detector 23 to the key 24 and the second register 28.

Обнаружитель 22 ошибок выдает сигнал в конце каждой кодовой комбинации, который записываетс в первый регистр 27. Сигнал 1 означает правильный прием или необнаруженную ошибку, сигнал О -обнаруженную ошибку. Таким образом, весовой коэффициент ветви, пропорциональный количеству Га третьем регистре 27, корректируетс после кодовой комбинации.The error tracker 22 generates a signal at the end of each codeword, which is recorded in the first register 27. Signal 1 means a correct reception or an undetected error, the signal O is an undetected error. Thus, the branch weighting factor, proportional to the number of hectares by the third register 27, is adjusted after the code combination.

В это врем во второй регистр 28 через ключ 25 записываетс сигнал наличи сосредоточенной помехи. О означает наличие сосредоточенной помехи, 1 - ее отсутствие.At this time, the signal in the presence of a concentrated disturbance is recorded in the second register 28 via the key 25. O means the presence of a concentrated interference, 1 - its absence.

Обнаружитель сосредоточенных помех работает следующим образом.Detector concentrated interference works as follows.

В конце каждой кодовой комбинации в первый 32 и второй 33 регистры последовательно записываетс сигнал с выхода обнаружител 22 ошибок. После этого первый 32 и второй 33 регистры опрашиваютс , первый 34 и второй 35 счетчики подсчитывают количество единиц в этих регистрах и в параллельном коде подают соответствующие сигналы на входы дешифратора 36. Состо ни канала определ ютс по количеству m обнаруженных ошибок (логических единиц) в первом и втором регистрах. Выбираютс два пороговых числа обнаруженных ошибок туп и mcn, используемых дл определени , находитс ли канал в состо нии уверенного приема (m ту ), в состо нии неуверенного приема ( Юуп m mcn ) или в сосредоточенной помехе (т тсп).At the end of each code combination, the signal output from the error detector 22 is sequentially recorded in the first 32 and second 33 registers. After that, the first 32 and second 33 registers are polled, the first 34 and second 35 counters count the number of units in these registers and in the parallel code send the corresponding signals to the inputs of the decoder 36. Channel conditions are determined by the number m of detected errors (logical units) in the first and second registers. Two threshold numbers of detected errors are selected stupid and mcn used to determine whether the channel is in a steady state (mth), in a state of uncertainty (Jupe m mcn), or in a concentrated interference (tcsp).

Сигнал с выхода дешифратора 36 определ ет наличие сосредоточенной помехи в ветви и поступает на аход ключа 25. Этот сигнал через ключ 25 поступает на вход второго регистра 28 и на управл ющий вход ключа 24, который в случае наличи сосредоточенной помехи (сигнал О) запрещает прохождение сигнала 1 с выхода обнаружител 22 ошибок через элемент 17 задержки на вход первого регистра 27, т.е. во врем сосредоточенной помехи вес принимаетс равным нулю.The signal from the output of the decoder 36 determines the presence of concentrated interference in the branch and enters the key 25 output. This signal through the key 25 enters the input of the second register 28 and the control input of the key 24, which in the case of the presence of concentrated interference (signal O) prevents the passage signal 1 from the output of the detector 22 errors through the element 17 of the input delay of the first register 27, i.e. during concentrated interference, the weight is assumed to be zero.

После записи в первый 27 и второй 28 регистры сигналов веса и наличи сосредоточенной помехи соответственно, второй элемент 17 задержки, длительность задержки которого равна длительности задержки сигнала в определителе 23 сосредоточенной помехи и предназначена дл фазировани сигналов, второй регистр 28 опрашиваетс , счетчик 30 подсчитывает количество 1 в регистре 28 и подает это число на входы арифметического делител 31. Число 1 во втором регистре 28 равно числу кодовых комбинаций в интервале анализа , которые не подвергались воздействию сосредоточенных помех и за врем которых производилась коррекци весового коэффициента.After recording in the first 27 and second 28 registers of signals of weight and presence of lumped interference, respectively, the second delay element 17, the delay time of which is equal to the duration of the signal delay in the focused interference determiner 23 and intended for signal phasing, the second register 28 is polled, the counter 30 counts the number 1 in register 28 and supplies this number to the inputs of the arithmetic divider 31. The number 1 in the second register 28 is equal to the number of code combinations in the analysis interval that were not affected by redotochennyh interference and during which corrects the weighting factor.

Аналогично счетчик 29 подсчитывает число 1 первого регистра 27. На вход ключа 26 с выхода арифметического делител поступают импульсы, число которых пропорционально частному отделени текущего весового коэффициента канала (содержимое регистра 27) на длину интервала подсчета веса (содержимое регистра 28).Similarly, the counter 29 counts the number 1 of the first register 27. The input of the key 26 from the output of the arithmetic divider receives pulses whose number is proportional to the private separation of the current channel weight (the contents of the register 27) by the length of the weight counting interval (the contents of the register 28).

Если кодова комбинаци ветви, участ- вующз в сложении, подвержена вли нию сосредоточенной помехи, т.е. на последовательном выходе второго регистра 28 присутствует сигнал О, то ключ 26 запрещает прохождение импульсов с выхода арифме0 тического делител 31 на первый 19 и второй 20 перемножители. В противном случае импульсы блока сравнени , поступа на входы первого 19 и второго 20 перемножителей, определ ют весовой коэффициент кодовойIf a code combination of a branch participating in addition is subject to the influence of a concentrated disturbance, i.e. signal O is present at the sequential output of the second register 28, then key 26 prohibits the passage of pulses from the output of the arithmetic divider 31 to the first 19 and second 20 multipliers. Otherwise, the pulses of the comparison unit, arriving at the inputs of the first 19 and second 20 multipliers, determine the weighting factor

5 комбинации ветви. Весовые коэффициенты через первый 19 и второй 20 перемножители при приеме О и 1 поступают на соответствующие первый 1 и второй 2 сумматоры и далее на решающий блок 3.5 branch combinations. The weighting coefficients through the first 19 and second 20 multipliers when receiving O and 1 are fed to the corresponding first 1 and second 2 adders and then to the decision block 3.

00

Claims

Claim 1. Device of discrete-weight addition of separated signals, containing first and second adders, serially connected unit for selecting the first pulse and delay unit, as well as faint selection of clock sequence and N channels, each of which consists of a matched filter, controllable start the miner unit, the phased pulse regenerator, the weighting factor former, the inverter and the first and second multipliers, the information output of the matched filter

5 is connected to the information input of the controlled storage unit, the output of the phased pulse regenerator is connected to the recording input of the controlled storage unit, the output of the inverter is connected to

0 by the first input of the first multiplier, the output of the matched filter is connected to the input of the phased pulse regenerator, to the input of the weighting factor, as well as with the corresponding

5 inputs of the clock selection unit and the first pulse selection unit in each channel, the information input of the matched filter is the corresponding information input of the device, the input of the clock frequency signal of the matched filter is combined with the corresponding input of the clock sequence selection block and is the corresponding input of the clock signal

5 of the device frequency, the output of the clock selection unit is connected to the clock inputs of the formation of weighting coefficients and the controlled storage block of each channel, the output of the delay point is connected to the read input

controlled memory block of each channel, the output of the first multiplier of the corresponding channel is connected to the corresponding input of the first adder, the output of which is connected to the addition input of the counter, the output of the second multiplier of the corresponding channel is connected to the corresponding input of the second adder, whose output is connected to the subtraction input of the reversible counter, the output of which is the output of the device, which is characterized by the fact that, in order to improve the noise immunity, a clock counter, a decoder v each channel, the first delay element connected in series switch, the second delay element, the first key, the first register and the first counter, serially connected error detector, detector lumped noise, the second key, the second register and the second counter and serially connected arithmetic divider and the third key output controlled storage unit connected to the input of the error detector and the input of the first delay element, the output of which is connected to the input of the inverter and the first input of the second multiplier, the output of the weighting factor is connected to the input of the switch, the error detector is connected to the inverted input of the switch, the output of the second key is connected to the control input of the first key, the serial output of the second register is connected to the second input of the first key and the second multiplier, the output of the first counter is connected to the input of the divisible arithmetic dividers, the output of the second counter is connected to the input of the divisor of the arithmetic case bodies, the output of the clock sequencer is connected to the clock inputs of the reversible counter and clock counter, the outputs of the delay element are connected to the reset input of the clock counter, the output of which is connected to the corresponding inputs of the decoder, the output of the decoder is connected to the control input of the switch of each channel and the control input the input of the second key of each channel.

2. The device of claim 1, characterized in that the concentrated interference detector consists of the first register and the first counter connected in series, the second register and the second counter and decoder connected in series, the output of which is the output of the concentrated interference detector, the input of the first register is the detector input concentrated interference, the serial output of the first register is connected to the input of the second register, the outputs of the first and second counters are connected by buses, respectively, to the first and second ring the inputs of the decoder,